倍频芯片47、IPPS输入48、IPPS输出49和DC输入410，守时模块4的总线输入/输出端与母板6相连，总线接口 41与FPGA主控模块44相连，FPGA主控模块44输出与总线接口 41相连，铷钟42输出与FPGA主控模块44相连，STM32模块43与FPGA主控模块44相连，FPGA主控模块44输入/输出与JTAG接口 45和Flash存储46相连，时钟倍频芯片47输出与FPGA主控模块44相连，IPPS输入48输出与FPGA主控模块44相连，IPPS输出49输入与FPGA主控模块44相连，DC输入410输出与FPGA主控模块44相连。
[0030]参见图5，B码输出模块5包括总线接口 51、时钟倍频芯片52、JTAG接口 53、Flash存储54、DAC控制器55、AC输出56、码盘控制57、DC输出58和FPGA主控模块59，B码输出模块5的总线输入/输出端与母板6相连，总线接口 51与FPGA主控模块59和时钟倍频芯片52相连，时钟倍频芯片52输出与FPGA主控模块59相连，FPGA主控模块59的输入/输出与JTAG接口 53和Flash存储54相连，码盘控制57输出与FPGA主控模块59相连，FPGA主控模块59输出与DC输出58相连，FPGA主控模块59输入/输出与DAC控制器55相连，DAC控制器55输出与AC输出56相连。
[0031]参见图6，母板6由总线接口 61、数据总线62和显示接口 63等组成，外部各功能模块的总线接口分别与母板6总线接口 61相连，总线接口 61与数据总线62相连，显示接口 63输入与数据总线62相连，显示接口 63输出与显示单元7相连，母板6与电源8相连。
[0032]参见图4，本发明专利铷钟校频设计原理中，系统在接收到北斗IPPS信号之后首先对其信号进行判断处理，对干扰信号进行处理，稳定的IPPS信号主要在计算频率差值时以该信号作为基准的同步信号。铷钟提供的时钟信号经过倍频芯片生成FPGA的系统时钟，FPGA经内部时钟管理单元进一步对时钟进行处理从而保证时钟的稳定性与可靠性。FPGA内部经分频产生固定脉冲信号，该信号以卫星信号为同步信号计算他们之间的相位差即计算频差，计算之后的频差值经过累加，这里通过FPGA倍频得到更高的频率来提高频差的精度，计算之后的频差平均值则作为转换的数据。这里频差平均值作为校频转换的数据输入。转换参数修改其铷钟不断调整其频率值，从而输出更精确的频率。综上所述整个调节过程为一个闭环设计，形成一个闭环结构。该程序的设计目的最终将实现北斗多功能时统系统的时频精度。
[0033]本发明的北斗多功能时统系统在硬件结构上采用插卡式结构设计，所有功能模块均集成与一张母板上可实现任意功能组合，其内部设计采用总线架构的设计技术，使功能模块能够在母板的任意卡槽中被识别，正常工作。与普通时统系统相比，具有以下优点:
[0034]—、设计选择配置铷钟，在系统软件设计中采用铷钟校频设计，满足更高精度的时频服务，定时精度Ipps误差< 10ns ;守时精度5us/天。
[0035]二、支持多个NTP输出，支持多类时频信号输出，支持B码参数可调，支持RS -232、RS - 485电平格式报文输出，支持波特率可配，结构采用插卡式设计，这样可以满足系统多功能配置，可进行任意扩展；
[0036]三、该系统所有信号均经过光电隔离输出技术，同时具备开机自检和工作巡检功能，可实时显示当前工作状态，可进行热插拔操作，这样可以满足系统更加稳定性的运行。
【主权项】
1.一种北斗多功能时统系统，包括天线模块(I)、卫星接收模块(2)、NTP模块(3)、守时板模块(4)、B码输出模块(5)、母板(6)、显控单元(7)和电源模块⑶；所述的天线模块(I)的输出与卫星接收模块⑵相连，卫星接收模块⑵的输出/输入端与母板(6)相连，NTP模块(3)的输入/输出端与母板(6)相连，守时板模块(4)的输入输出端与母板(6)相连，B码模块(5)的输入/输出端与母板(6)相连，显控单元(7)的输入模块与母板(6)相连，电源模块⑶的输出与母板(6)相连，其特征在于: 所述的守时模块(4)包括总线接口(41)、铷钟(42)、STM32模块(43)、FPGA主控模块(44)、JTAG 接口 (45)、Flash 存储(46)、时钟倍频芯片(47)、IPPS 输入(48)、IPPS 输出(49)和DC输入(410)，守时模块(4)的总线输入/输出端与母板(6)相连，总线接口(41)与FPGA主控模块(44)相连，FPGA主控模块(44)输出与总线接口(41)相连，铷钟(42)输出与FPGA主控模块(44)相连，STM32模块(43)与FPGA主控模块(44)相连，FPGA主控模块(44)输入/输出与JTAG接口 (45)和Flash存储(46)相连，时钟倍频芯片(47)输出与FPGA主控模块(44)相连，IPPS输入(48)输出与FPGA主控模块(44)相连，IPPS输出(49)输入与FPGA主控模块(44)相连，DC输入(410)输出与FPGA主控模块(44)相连； 所述的FPGA主控模块(44)包括干扰信号处理单元、频差计算单元、参数转换单元、分频单元和倍频单元，来自IPPS输入(48)的信号经过干扰信号处理单元处理后得到稳定的信号作为卫星基准同步信号；FPGA主控模块(44)经过分频单元产生固定脉冲信号，在频差计算单元内与卫星基准同步信号的前沿进行比较，最后由参数转换单元转换为对应的频率参数后与铷钟(42)对接，完成对铷钟频率值的闭环校准。2.根据权利要求1所述的北斗多功能时统系统，其特征在于:所述的卫星接收模块(2)包括天线接口(21)、北斗接收模块(22)、FPGA主控模块(23)、时钟倍频芯片(24)、总线接口(25)、JTAG 接口(26)、Flash 存储(27)、RS - 232 接口 (28)和 IPPS 输出(29)，卫星接收模块(2)的总线输入/输出端与母板(6)相连，总线接口(25)与FPGA主控模块(23)和时钟倍频芯片(24)相连，时钟倍频芯片(24)与FPGA主控模块(23)相连，FPGA主控模块(23)的输入/输出与北斗接收模块(22)相连，北斗接收模块(22)的输入与天线接口(21)的输出相连，FPGA主控模块(23)的输入/输出同时也与JTAG接口 (26)和Flash存储(27)相连，FPGA主控模块(23)的输出与IPPS输出(29)相连，FPGA主控模块(23)与RS - 232接P (28)相连。3.根据权利要求1所述的北斗多功能时统系统，其特征在于:所述的NTP模块(3)包括总线接口(31)、时钟倍频芯片(32) ,FPGA主控模块(33)、JTAG接口 (34) ,Flash存储(35)、STM32模块(36)和NTP服务器(37)，NTP模块(3)的总线输入/输出端与母板(6)相连，总线接口(31)与FPGA主控模块(33)和时钟倍频芯片(32)相连，时钟倍频芯片(32)与FPGA主控模块(33)相连，FPGA主控模块(33)的输入/输出与JTAG接口(34)和Flash存储(35)相连，FPGA主控模块(33)的输入/输出与STM32模块(36)相连，STM32模块(36)与NTP服务器(37)相连。4.根据权利要求1所述的北斗多功能时统系统，其特征在于:所述的B码输出模块(5)包括总线接口(51)、时钟倍频芯片(52)、JTAG接口 (53)、Flash存储(54)、DAC控制器(55)、AC输出(56)、码盘控制(57)、DC输出(58)和FPGA主控模块(59)，B码输出模块(5)的总线输入/输出端与母板(6)相连，总线接口(51)与FPGA主控模块(59)和时钟倍频芯片(52)相连，时钟倍频芯片(52)输出与FPGA主控模块(59)相连，FPGA主控模块(59)的输入/输出与JTAG接口(53)和Flash存储(54)相连，码盘控制(57)输出与FPGA主控模块(59)相连，FPGA主控模块(59)输出与DC输出(58)相连，FPGA主控模块(59)输入/输出与DAC控制器(55)相连，DAC控制器(55)输出与AC输出(56)相连。5.根据权利要求1所述的北斗多功能时统系统，其特征在于:所述的母板(6)包括总线接口(61)、数据总线(62)和显示接口(63)，外部各功能模块的总线接口分别与母板(6)总线接口 (61)相连，总线接口 (61)与数据总线(62)相连，显示接口 (63)输入与数据总线(62)相连，显示接口(63)输出与显示单元(7)相连，母板(6)与电源⑶相连。6.根据权利要求1所述的北斗多功能时统系统，其特征在于，所述的卫星接收模块(2)、NTP模块(3)、守时模块(4)、B码输出模块(5)均可以在母板(6)上进行热插拔操作，并且各功能模块均采用光电隔离设计。
【专利摘要】本发明涉及一种北斗多功能时统系统，包括天线模块、卫星接收模块、NTP模块、守时板模块、B码输出模块、母板，天线模块的输出与卫星接收模块相连，卫星接收模块与母板相连，NTP模块与母板相连，守时板模块与母板相连，B码输出模块与母板相连，母板分别与各功能模块相连，显控单元与母板相连，电源模块与母板相连。本发明具有高精度的时频服务，支持多个NTP输出，支持多类时频信号输出，支持B码参数可调，支持RS‐232、RS‐485电平格式报文输出，支持波特率可配，结构采用插卡式设计，可广泛应用于通信系统、电力系统、数字广播电视系统、金融系统、气象天文系统、物联网、专用通讯等需要精密时间服务的领域。
【IPC分类】G04R20/02
【公开号】CN105137753
【申请号】CN201510577663
【发明人】田亚素, 肖龙, 高飞
【申请人】西安航光卫星测控技术有限公司
【公开日】2015年12月9日
【申请日】2015年9月11日