专利名称:高压级联电流镜电路的制作方法
【专利摘要】本实用新型提供一种高压级联电流镜电路，其包括电流源、三个低压晶体管和两个高压晶体管。所述电流源的第一连接端与第一电源端相连，其第二连接端与第三低压晶体管的第一连接端相连。第三低压晶体管的控制端与其第一连接端相连，其第二连接端与第一高压晶体管的漏极以及第一低压晶体管的栅极相连。第一高压晶体管的源级与第一低压晶体管的漏级相连，其栅极与第二高压晶体管的栅极以及电流源的第二连接端相连。第一低压晶体管的源级接第二电源端，其栅极与第二低压晶体管的栅极相连。第二低压晶体管的源级接第二电源端，其漏极与第二高压晶体管的源级相连。这样可以降低最低工作电源电压，同时又能够承受高压，具有较低的功耗及较小的芯片面积。
【专利说明】高压级联电流镜电路
【【技术领域】】
[0001]本实用新型涉及电流镜电路领域，特别涉及一种高压级联电流镜电路。
【【背景技术】】
[0002]在一些高压电路中，需要承受较高电压，所以需要在低压管上级联高压管才能耐受高压。但由于高压管的匹配性差，电流镜的复制需要由低压管来保证复制精度。
[0003]图1描述了一种现有技术的高压级联电流镜电路，其中包括高压NMOS(N-channelMetal Oxide Semiconductor)晶体管 MNHV3、MNHV4 和低压 NMOS 晶体管 MNl 和 MN2。通常，高压NMOS晶体管采用高压MOS工艺制作，其能够耐受较高电压，比如30V，低压NMOS晶体管采用低压MOS工艺制作，其近能够耐受较低电压，比如5V。低压晶体管丽I和丽2可以保证较好的电流匹配精度，高压晶体管MNHV3和MNHV4保证可以耐受高电压。但其缺点是需要较高的电源电压，即最低工作电源电压偏高，不利用低压工作。例如有些系统中电源变化范围为1.8V?30V。而图1中最低电源工作电压为Vth_hv+Vth_lv+Vdsat，其中Vth_hv为MNHV3的阈值电压，例如为1.6V，Vth_lv为丽I的阈值电压，例如为0.8V，Vdsat为电流源Il的饱和电压，例如为0.1V，在此例子中，最低电源电压为1.6V+0.8V+0.1V = 2.5V。在需要更低电压下工作的情形，则图1不能满足要求。
[0004]图2描述了现有技术中高压级联电流镜电路的另一种实现方式，其中包括高压NMOS晶体管MNHV3、MNHV4和低压NMOS晶体管MNl和MN2，MNHV3的漏极接电阻Rl，MNHV3的源极接MNl的漏极，MNl的源极接地，MNHV4的漏极接输出10UT，MNHV4的源极接MN2的漏极，丽2的漏极接地。这种方式最低工作电压为Vth_hv+2.(Vdsat)，其中Vth_hv为MNHV3的阈值电压，一个Vdsat为电流源Il的饱和电压，另一个Vdsat为丽I的漏源饱和电压。以上述相同的例子，Vth_hv假设为1.6V，Vdsat为0.1V，则最低工作电压为1.6V+2* (0.1)=
1.8V。但图2所需的电阻Rl可能消耗较大的芯片面积，特别对于低功耗设计，例如Il的电流值为10纳安，Rl上的电压将为(Vth_hv+Vdsat)-Vth_lv = 1.7V-0.8V = 0.9V。根据欧姆定律，Rl电阻值需设计为0.9V/10nA = 90兆欧姆，将占用非常大芯片面积。如果采用较小的电阻，则需增加Il的电流值，这样不利于低功耗设计。
[0005]因此，有必要提出一种改进的高压级联电流镜电路来克服上述问题。
【实用新型内容】
[0006]本实用新型的目的在于提供一种改进的高压级联电流镜电路，其能够承受高压，最低工作电源电压较低。
[0007]为了解决上述问题，本实用新型提供一种电流镜电路，其包括电流源、第一低压晶体管、第二低压晶体管、第三低压晶体管、第一高压晶体管和第二高压晶体管。所述电流源的第一连接端与第一电源端相连，其第二连接端与第三低压晶体管的第一连接端相连。第三低压晶体管的控制端与其第一连接端相连，其第二连接端与第一高压晶体管的漏极以及第一低压晶体管的栅极相连。第一高压晶体管的源级与第一低压晶体管的漏级相连，其栅极与第二高压晶体管的栅极以及电流源的第二连接端相连。第一低压晶体管的源级接第二电源端，其栅极与第二低压晶体管的栅极相连。第二低压晶体管的源级接第二电源端，其漏极与第二高压晶体管的源级相连。第二高压晶体管的漏极作为该电流镜电路的电流输出端。
[0008]进一步的，第一低压晶体管、第二低压晶体管、第三低压晶体管、第一高压晶体管、第二高压晶体管的衬体端都连接于第二电源端。
[0009]进一步的，所述电流镜电路还包括有电阻，该电阻串联在电流源的第二连接端和第三低压晶体管的第一连接端之间。所述电阻的阻值R41= (Vth_hvl-Vth_lvl-Vgs_lv3+VdSatlvl)/I41，其中VthJwl为第一高压晶体管的阈值电压，Vth_lvl为第一低压晶体管的阈值电压，Vgs_lv3为第三低压晶体管的阈值电压，Vdsatlvl为第一低压晶体管的漏源饱和电压，141为电流源的电流值。
[0010]进一步的，Vth_hvl_Vth_lvl_Vgs_lv3 = 0，其中Vth_hvl为第一高压晶体管的阈值电压，Vth_lvl为第一低压晶体管的阈值电压，Vgs_lv3为第三低压晶体管的阈值电压，Vdsatlvl为第一低压晶体管的漏源饱和电压。
[0011]进一步的，所述第三低压晶体管为MOS晶体管，第三低压晶体管的控制端为MOS晶体管的栅极，其第一连接端为MOS晶体管的漏极，其第二连接端为MOS晶体管的源级，第三低压晶体管的衬体端连接于第二电源端。
[0012]进一步的，所述第三低压晶体管为双极型晶体管，第三低压晶体管的控制端为双极型晶体管的基极，其第一连接端为双极型晶体管的发射极或集电极，其第二连接端为双极型晶体管的集电极或发射极。
[0013]进一步的，第一低压晶体管和第二低压晶体管形成电流镜，第一高压晶体管和第二高压晶体管的宽长比之比等于第一低压晶体管和第二低压晶体管的宽长比之比。
[0014]进一步的，第一低压晶体管、第二低压晶体管、第一高压晶体管和第二高压晶体管均为NMOS晶体管，所述第一电源端为输入电源电压端，所述第二电源端为接地端，电流源的第一连接端为其输入端，电流源的第二连接端为其输出端。
[0015]进一步的，第一低压晶体管、第二低压晶体管、第一高压晶体管和第二高压晶体管均为PMOS晶体管，所述第一电源端为接地端，所述第二电源端为输入电源电压端，电流源的第一连接端为其输出端，电流源的第二连接端为其输入端。
[0016]与现有技术相比，本实用新型中的高压级联电流镜电路中采用晶体管串联在高压晶体管和电流源之间，这样可以降低最低工作电源电压，同时又能够承受高压，还具有较低的功耗以及较小的芯片面积。
【【附图说明】
】
[0017]为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中:
[0018]图1描述了一种现有技术的高压级联电流镜电路；
[0019]图2描述了一种现有技术的高压级联电流镜电路；
[0020]图3为本实用新型中的高压级联电流镜电路在第一个实施例中的电路图；
[0021]图4为本实用新型中的高压级联电流镜电路在第二个实施例中的电路图；
[0022]图5为本实用新型中的高压级联电流镜电路在第三个实施例中的电路图；和
[0023]图6为本实用新型中的高压级联电流镜电路在第四个实施例中的电路图。
【【具体实施方式】】
[0024]为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图和【具体实施方式】对本实用新型作进一步详细的说明。
[0025]此处所称的“一个实施例”或“实施例”是指可包含于本实用新型至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。
[0026]图3为本实用新型中的高压级联电流镜电路300在第一个实施例中的电路图。图3所示的，所述高压级联电流镜电路包括有电流源131、第一低压NMOS晶体管MN31、第二低压NMOS晶体管MN32、第三低压NMOS晶体管MN33、第一高压NMOS晶体管MNHV33、第二高压NMOS晶体管MNHV34。高压NMOS晶体管采用高压MOS工艺制作，其能够耐受较高电压，比如30V，低压NMOS晶体管采用低压MOS工艺制作，其仅能够耐受较低电压，比如5V。
[0027]其中电流源131的一个连接端(或称输入端或正极)与输入电源电压端VIN相连，其另一个连接端(或称输出端或负极)与第三低压NMOS晶体管MN33的漏极相连。第三低压NMOS晶体管MN33的栅极与其漏极相连，其源级与第一高压NMOS晶体管MNHV33的漏极相连，其源级还与第一低压NMOS晶体管丽31的栅极相连。第一高压NMOS晶体管MNHV33的源级与第一低压NMOS晶体管MN31的漏级相连，其栅极与第二高压NMOS晶体管MNHV34的栅极以及电流源131的输出端相连。第一低压NMOS晶体管丽31的源级接地，其栅极与第二低压NMOS晶体管丽32的栅极相连。
[0028]第二低压NMOS晶体管丽32的源级接地，其漏极与第二高压NMOS晶体管MNHV34的源级相连。第二高压NMOS晶体管MNHV34的漏极作为该电流镜电路的电流输出端10UT。第一低压NMOS晶体管丽31、第二低压NMOS晶体管丽32、第三低压NMOS晶体管丽33、第一高压NMOS晶体管MNHV33、第二高压NMOS晶体管MNHV34的衬体端都接地。
[0029]与图2中的高压级联电流镜电路相比，图3中的高压级联电流镜电路用低压NMOS晶体管丽33替代了电阻Rl。
[0030]如图3所示，由于丽31的栅极与丽32的栅极连接在一起，MN31的源极和丽32的源极也连接在一起，所以丽31和丽32形成电流镜，其电流呈复制关系，其电流比例等于其宽长比之比。考虑MOS晶体管的沟长调制效应(channel length modulat1n effect)，需要通过级联方式调制其漏极电压相等，才能保证高精度的电流复制。MNHV33和MNHV34由于两者栅极连接在一起，二者为相同类型的器件，且其宽长比之比设计为与丽31和丽32的宽长比之比一致，所以其栅源电压相等，这样MNHV33和MNHV34将调整两者的源极电压相等，即丽31和丽32的漏极电压相等。因此图3构成了级联电流镜的要求。由于MNHV33和MNHV34为高压器件，可以起到为丽31和丽32的漏极隔离高压的作用。由于丽33的栅极与其漏极相连，所以丽33的漏源电压差被其自身钳位在接近其阈值电压的电压值，所以无需承受高压。与图2相比，本实用新型可以采用较小的MN33，所占用芯片面积很小。
[0031]图3中的高压级联电流镜电路的最低工作电压同样为Vth_hv+2.(Vdsat)，其中Vth_hv为MNHV33的阈值电压，一个Vdsat为电流源131的饱和电压，另一个Vdsat为丽31的漏源饱和电压。举例来说，假设Vth_hv为1.6V，Vdsat为0.1V，则最低工作电压为1.6V+2*(0.1) = 1.8V。这样同样可以获得较低的最低工作电压。
[0032]在高压级联电流镜电路300工作在最低工作电压1.8V时，丽31的源级为0.1V，其栅极为0.8V，其栅源电压差为其阈值电压0.8V，MNHV33的漏源压差为0.7。MNHV33的栅极为1.7V，其栅源电压差为1.6V，等于其阈值电压1.6V，丽33的栅源电压差为0.9V。
[0033]图4为本实用新型中的高压级联电流镜电路400在第二个实施例中的电路图。图4所示的，所述高压级联电流镜电路400包括有电流源141、第一低压NMOS晶体管MN41、第二低压NMOS晶体管MN42、第三低压NMOS晶体管MN43、第一高压NMOS晶体管MNHV43、第二高压NMOS晶体管MNHV44。
[0034]与图3相比，此实施例中的高压级联电流镜电路400还包括设置于电流源141的输出端和第三NMOS晶体管的漏极之间的电阻R42，其余结构及连接关系都相同。对于一些情况中，MNHV43的阈值电压和MN41的饱和漏源电压的和大于MN43的阈值电压和MN41的阈值电压的和时，根据需要可以采用电阻R41来分担额外的电压。举例来说，例如MN41和MN43的阈值电压都为0.8V，而MNHV3的阈值电压为1.8V，需要采用电阻R42来消耗额外的电压:(1.8V+0.1)-0.8V-0.8V = 0.3V。通过选择合适的电阻值，可以实现最佳效果:R41 =
0.3V/I41，其中R41是电阻R41的电阻值，141为电流源141的电流值。由于电阻的电阻值被大幅的降低，因此电阻R41加MN43的方式较图2中单独使用电阻的方式，所占用的芯片面积要小得多。
[0035]图5为本实用新型中的高压级联电流镜电路500在第三个实施例中的电路图。图5所示的，所述高压级联电流镜电路500包括有电流源151、第一低压NMOS晶体管丽51、第二低压NMOS晶体管MN52、双极型晶体管PNP1、第一高压NMOS晶体管MNHV53、第二高压NMOS晶体管MNHV54。
[0036]与图3相比，此实施例中的高压级联电流镜电路500中用双极型晶体管PNPl替换了第三低压NMOS晶体管MN33，其余结构及连接关系都相同。其中双极型晶体管PNPl的基极与集电极相连后与MNHV53的漏极以及丽51的栅极相连，其发射极与电流源151的输出端以及MNHV53的栅极相连。
[0037]对于一些情况中，对于第一高压NMOS晶体管的阈值电压与第一低压NMOS晶体管的漏源饱和电压的和小于低压NMOS晶体管的阈值电压的两倍时，可以采用图5中实现方式。例如，丽51的阈值电压为0.8V，MNHV53的阈值电压为1.4V，而PNP的Vbe (基极发射极电压)为0.7V。对图5中的这种实现方式，也可以在PNPl的发射极和电流源151的输出端之间串联电阻，而MNHV53的栅极与电流源151的输出端相连。另外双极型晶体管PNPl也可以被替换成一个NPN型双极型晶体管，此时其基极与集电极相连后与电流源151的输出端以及MNHV53的栅极相连，其发射级与MNHV53的漏极以及丽51的栅极相连。
[0038]图6为本实用新型中的高压级联电流镜电路600在第四个实施例中的电路图。如图6所示的，所述高压级联电流镜电路600包括电流源161、第一低压PM0S(P-channelMetal Oxide Semiconductor)晶体管MPl、第二低压PMOS晶体管MP2、第三低压PMOS晶体管MP3、第一高压PMOS晶体管MPHV3、第二高压PMOS晶体管MPHV4。
[0039]同样的，高压PMOS晶体管采用高压MOS工艺制作，其能够耐受较高电压，比如30V JgSPMOS晶体管采用低压MOS工艺制作，其近能够耐受较低电压，比如5V。
[0040]其中电流源161的一个连接端(或称输出端或负极)接地，其另一个连接端(或称输入端或正极)与第三低压PMOS晶体管MP3的漏极相连。第三低压PMOS晶体管MP3的栅极与其漏极相连，其栅极还与第一高压PMOS晶体管MPHV3的栅极相连，其源级与第一高压PMOS晶体管MPHV3的漏极相连，其源级还与第一低压PMOS晶体管MPl的栅极相连。第一高压PMOS晶体管MPHV3的源级与第一低压PMOS晶体管MPl的漏级相连，其栅极与第二高压PMOS晶体管MPHV4的栅极相连。第一低压PMOS晶体管MPl的源级接输入电源电压VIN，其栅极与第二低压PMOS晶体管MP2的栅极相连。
[0041 ] 第二低压PMOS晶体管MP2的源级接地，其漏极与第二高压PMOS晶体管MPHV4的源级相连。第二高压PMOS晶体管MPHV4的漏极作为该电流镜电路的电流输出端10UT。第一低压PMOS晶体管MP1、第二低压PMOS晶体管MP2、第三低压PMOS晶体管MP3、第一高压PMOS晶体管MPHV3、第二高压PMOS晶体管MPHV4的衬体端都接输入电源电压端VIN。
[0042]图6中的高压级联电流镜电路600与图3中的高压级联电流镜电路300的工作原理相同，这里不再赘述。
[0043]综合图3至图6中的四个实施例以及上文中提到的高压级联电流镜电路，本实用新型提供一种电流镜电路，其包括电流源(图3中的131，图4中的141，图5中的151或图6中的161)、第一低压晶体管(图3-6中的MN31，MN41，MN51，MP1)、第二低压晶体管(图3-6中的丽32，MN42，MN52或MP2)、第三低压晶体管(图3-6中的丽33，MN43，PNPl或MP3)、第一高压晶体管(图3-6中的MNHV33，MNHV43，MNHV53或MPHV3)和第二高压晶体管(图3_6中的MNHV34，MNHV44，MNHV54或MPHV4)。所述电流源的第一连接端与第一电源端(图3_5中的输入电源电压端VIN，或图6中的接地端)相连，其第二连接端与第三低压晶体管的第一连接端相连。第三低压晶体管的控制端与其第一连接端相连，其第二连接端与第一高压晶体管的漏极以及第一低压晶体管的栅极相连。第一高压晶体管的源级与第一低压晶体管的漏级相连，其栅极与第二高压晶体管的栅极以及电流源的第二连接端相连。第一低压晶体管的源级接第二电源端(图3-5中的接地端，或图6中的输入电源电压端VIN)，其栅极与第二低压晶体管的栅极相连。第二低压晶体管的源级接第二电源端，其漏极与第二高压晶体管的源级相连。第二高压晶体管的漏极作为该电流镜电路的电流输出端。第一低压晶体管、第二低压晶体管、第三低压晶体管、第一高压晶体管、第二高压晶体管的衬体端都连接于第二电源端。
[0044]在一个实施例中，所述电流镜电路还包括有电阻R41，该电阻串联在电流源的第二连接端和第三低压晶体管的第一连接端之间，如图4。在图4的实施例中，所述电阻的阻值R41 = (Vth_hvl-Vth_lvl_Vgs_lv3+Vdsatlvl)/141，其中 Vth_hvl 为第一高压晶体管的阈值电压，Vth_lvl为第一低压晶体管的阈值电压，Vgs_lv3为第三低压晶体管的阈值电压，Vdsatlvl为第一低压晶体管的漏源饱和电压，141为电流源的电流值。
[0045]在一些实施例中，如图3、图5和图6的示例中，该电阻串联在电流源的第二连接端和第三低压晶体管的第一连接端之间不设置电阻，此时可以设置Vth_hvl-Vth_lvl-VgS_Iv3 = O，其中Vth_hvI为第一高压晶体管的阈值电压，Vth_lvl为第一低压晶体管的阈值电压，Vgs_lv3为第三低压晶体管的阈值电压，Vdsatlvl为第一低压晶体管的漏源饱和电压。
[0046]在一些实施例中，如图3、图4和图6的示例中，所述第三低压晶体管为MOS晶体管，第三低压晶体管的控制端为MOS晶体管的栅极，其第一连接端为MOS晶体管的漏极，其第二连接端为MOS晶体管的源级。
[0047]在一些实施例中，如图5的示例中，所述第三低压晶体管为双极型晶体管，第三低压晶体管的控制端为双极型晶体管的基极，其第一连接端为双极型晶体管的发射极或集电极，其第二连接端为双极型晶体管的集电极或发射极。
[0048]在一些实施例中，如图3-5的示例中，第一低压晶体管、第二低压晶体管、第一高压晶体管和第二高压晶体管均为NMOS晶体管，所述第一电源端为输入电源电压端，所述第二电源端为接地端，电流源的第一连接端为其输入端，电流源的第二连接端为其输出端。
[0049]在一些实施例中，如图6的示例中，第一低压晶体管、第二低压晶体管、第一高压晶体管和第二高压晶体管均为PMOS晶体管，所述第一电源端为接地端，所述第二电源端为输入电源电压端，电流源的第一连接端为其输出端，电流源的第二连接端为其输入端。
[0050]在本实用新型中，“连接”、“相连”、“连”、“接”等表示电性连接的词语，如无特别说明，则表示直接或间接的电性连接。
[0051]需要指出的是，熟悉该领域的技术人员对本实用新型的【具体实施方式】所做的任何改动均不脱离本实用新型的权利要求书的范围。相应地，本实用新型的权利要求的范围也并不仅仅局限于前述【具体实施方式】。
【权利要求】
1.一种高压级联电流镜电路，其特征在于，其包括电流源、第一低压晶体管、第二低压晶体管、第三低压晶体管、第一高压晶体管和第二高压晶体管， 所述电流源的第一连接端与第一电源端相连，其第二连接端与第三低压晶体管的第一连接端相连， 第三低压晶体管的控制端与其第一连接端相连，其第二连接端与第一高压晶体管的漏极以及第一低压晶体管的栅极相连； 第一高压晶体管的源级与第一低压晶体管的漏级相连，其栅极与第二高压晶体管的栅极以及电流源的第二连接端相连； 第一低压晶体管的源级接第二电源端，其栅极与第二低压晶体管的栅极相连； 第二低压晶体管的源级接第二电源端，其漏极与第二高压晶体管的源级相连； 第二高压晶体管的漏极作为该电流镜电路的电流输出端。2.根据权利要求1所述的高压级联电流镜电路，其特征在于，第一低压晶体管、第二低压晶体管、第三低压晶体管、第一高压晶体管、第二高压晶体管的衬体端都连接于第二电源端。3.根据权利要求1所述的高压级联电流镜电路，其特征在于，其还包括有电阻， 该电阻串联在电流源的第二连接端和第三低压晶体管的第一连接端之间。4.根据权利要求3所述的高压级联电流镜电路，其特征在于， 所述电阻的阻值 R41 = (Vth_hvl-Vth_lvl_Vgs_lv3+Vdsatlvl)/141，其中 Vth_hvl 为第一高压晶体管的阈值电压， Vth_lvl为第一低压晶体管的阈值电压，Vgs_lv3为第三低压晶体管的阈值电压，Vdsatlvl为第一低压晶体管的漏源饱和电压，141为电流源的电流值。5.根据权利要求1所述的高压级联电流镜电路，其特征在于， Vth_hvl-Vth_lvl-Vgs_lv3 = O，其中Vth_hvl为第一高压晶体管的阈值电压，Vth_lvl为第一低压晶体管的阈值电压，Vgs_lv3为第三低压晶体管的阈值电压，Vdsatlvl为第一低压晶体管的漏源饱和电压。6.根据权利要求1所述的高压级联电流镜电路，其特征在于， 所述第三低压晶体管为MOS晶体管，第三低压晶体管的控制端为MOS晶体管的栅极，其第一连接端为MOS晶体管的漏极，其第二连接端为MOS晶体管的源级，第三低压晶体管的衬体端连接于第二电源端。7.根据权利要求1所述的高压级联电流镜电路，其特征在于，所述第三低压晶体管为双极型晶体管，第三低压晶体管的控制端为双极型晶体管的基极，其第一连接端为双极型晶体管的发射极或集电极，其第二连接端为双极型晶体管的集电极或发射极。8.根据权利要求1所述的高压级联电流镜电路，其特征在于，第一低压晶体管和第二低压晶体管形成电流镜，第一高压晶体管和第二高压晶体管的宽长比之比等于第一低压晶体管和第二低压晶体管的宽长比之比。9.根据权利要求1-8任一所述的高压级联电流镜电路，其特征在于， 第一低压晶体管、第二低压晶体管、第一高压晶体管和第二高压晶体管均为NMOS晶体管， 所述第一电源端为输入电源电压端，所述第二电源端为接地端， 电流源的第一连接端为其输入端，电流源的第二连接端为其输出端。10.根据权利要求1-8任一所述的高压级联电流镜电路，其特征在于， 第一低压晶体管、第二低压晶体管、第一高压晶体管和第二高压晶体管均为PMOS晶体管， 所述第一电源端为接地端，所述第二电源端为输入电源电压端， 电流源的第一连接端为其输出端，电流源的第二连接端为其输入端。
【文档编号】G05F3-26GK204270191SQ201420701583
【发明者】王钊 [申请人]无锡中星微电子有限公司