专利名称：缓冲电路的制作方法
技术领域：
本发明涉及一种缓冲电路,更具体地,是有关于一种高线性度(high linearity) 缓冲电路(buffering circuit)。
背景技术：
缓冲电路是模拟电路领域中的重要电路。通常地，缓冲电路用于将输入信号转换为输出信号，使输出信号在维持输入信号所承载的特性的同时，具有不同于输入信号的驱动能力。缓冲电路在无线通信系统中具有重要作用。在无线通信系统中，接收器用于接收射频(Radio Frequency, RF)信号，该射频信号具有大致几百兆赫兹(Mega Hertz, MHz)或几千兆赫兹(Giga Hertz, GHz)的频带(frequency band)。图I为根据现有技术的无线通信系统的传统接收器10的示意图。接收器10包含天线11、低噪声放大器(Low-Noise Amplifier,简称 LNA) 12、本地振荡器(local oscillator) 13、混频器(mixer) 14、可编程增益放大器(Programming Gain Amplifier,简称PGA) 15、滤波器16、缓冲器17及模数转换器(Analog-to-Digital Converter,简称ADC) 18。发射信号Str首先由天线11所接收。接着，天线11将电磁波形式的发射信号Str转换为电信号形式的接收信号Sr。同时， LNA 12用于对接收信号Sr进行放大，以抑制接收信号Sr中的噪声成分，从而产生低噪声信号Ss。低噪声信号Ss具有适当的信噪比(signal to noise ratio, SNR),以用于特定调变，并且低噪声信号Ss输入至混频器14，以通过本地振荡器13进行频率降频(frequency down-conversion),从而产生降频信号Sd。PGA 15与滤波器16选择性地对降频信号Sd进行放大和滤波，以进一步提升降频信号Sd的SNR性能并对降频信号Sd执行较好的相邻信道或阻挡信道(blocker)抑制(suppression)。通常地,在无线通信系统中，若ADC 18以较高的动态范围(Dynamic Range, DR)与较佳的SNR执行操作，则可减小PGA 15的增益并降低滤波器16的成本。然而，在滤波器16与ADC 18之间必须耦接高线性度缓冲器17，用于为欲输入至 ADC 18的模拟信号Sa提供足够的驱动能力。因此，在模拟电路领域，提供一种具有较佳线性度(linearity)与较强驱动能力的缓冲电路成为关注点。
发明内容
有鉴于此，本发明提供至少一种缓冲电路，用于在输入信号摆幅较大时，仍能提供低失真的输出信号。根据本发明的一实施例，一种缓冲电路，包含第一场效应晶体管(field effect transistor)，包含栅极，第一场效应晶体管的栅极耦接于输入信号，第一场效应晶体管用于缓冲输入信号以在工作电流下产生输出信号；第二场效应晶体管，包含栅极，第二场效应晶体管的栅极耦接于控制信号，第二场效应晶体管与第一场效应晶体管级联(cascode)，用于根据控制信号产生工作电流；以及控制电路，包含第一端与第二端，控制电路的第一端耦接于第一场效应晶体管的栅极，控制电路的第二端稱接于参考源(reference source),控制电路用于根据输入信号与参考源调整控制信号，使得流经所述第二场效应晶体管的工作电流维持在恒定水平。利用本发明所提供的至少一种缓冲电路，能够提供较佳的线性度与较强的驱动能力，从而实现在输入信号摆幅较大时，仍能提供低失真的输出信号。以下是根据多个图式对本发明的实施例进行详细描述，本领域技术人员阅读后应可明确了解本发明的目的。
图I为根据现有技术的无线通信系统的传统接收器的示意图。图2为根据本发明第一实施例的缓冲电路的示意图。图3为根据本发明第二实施例的缓冲电路的示意图。图4为根据本发明第三实施例的缓冲电路的示意图。图5为根据本发明第四实施例的缓冲电路的示意图。图6为根据本发明第五实施例的缓冲电路的示意图。
具体实施例方式在说明书及权利要求当中使用了某些词汇来指称特定的组件。所属领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及权利要求当中所提及的“包含”为一开放式的用语，故应解释成“包含但不限定于”。此外，“耦接”一词在此包含任何直接及间接的电性连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电性连接于该第二装置，或透过其它装置或连接手段间接地电性连接至该第二装置。说明书后续描述为实施本发明的较佳实施方式，然该描述乃以说明本发明的一般原则为目的，并非用以限定本发明的范围。本发明的保护范围当视所附的权利要求所界定者为准。图2为根据本发明第一实施例的缓冲电路200的示意图。缓冲电路200运作在第一供应电压Vdd与第二供应电压Vss之间，并包含第一 N型金属氧化物半导体场效应晶体管(N-type metal oxide semiconductor field effect transistor,简称 N 型 MOSFET) Ml、第二 N型MOSFET M2与控制电路202。第一 N型M0SFETM1包含栅极、漏极与源极，第一 N型MOSFET Ml的栅极耦接于输入信号Sin (如图所示，第一 N型MOSFET Ml的栅极与输入信号Sin耦接于节点N3)，用于缓冲输入信号Sin以在工作电流Ir下产生输出信号Sout。 第二 N型M0SFETM2的栅极耦接于控制信号Sc (如图所示，第二 N型MOSFET M2的栅极与控制信号Sc耦接于节点NI)，第二 N型MOSFET M2与第一 N型MOSFET Ml级联，用于根据控制信号Sc为第一 N型MOSFET Ml产生工作电流Ir。控制电路202包含第一端与第二端，控制电路202的第一端与第一 N型MOSFET Ml的栅极耦接于节点N3，控制电路202的第二端与参考源2022耦接于节点N2。请注意，在本实施例中，参考源2022可为恒流源(constant current source),为控制电路202提供恒定电流Ic ;然而,本发明并不以此为限,在本发明的另一实施例中，参考源2022也可为恒压源(constant voltage source),为控制电路202提供恒定电压。控制电路202根据输入信号Sin与恒定电流Ic调整控制信号Sc，其中，当输入信号Sin的电压水平变化时，控制电路202调整控制信号Sc的电压水平，以使调整后的控制信号Sc的电压水平与变化后的输入信号Sin的电压水平成反比例变化。更具体地， 由于控制信号Sc耦接于第二 N型MOSFET M2的栅极，因此，当输入信号Sin的电压水平降低时，控制电路202调整控制信号Sc以提高控制信号Sc的电压水平，使工作电流Ir具有增大的效应，从而抵消因输入信号Sin的电压水平降低而导致的工作电流Ir减小，使得工作电流Ir基本不变(intact);反之亦然，当输入信号Sin的电压水平提高时，控制电路202 调整控制信号Sc以降低控制信号Sc的电压水平，使工作电流Ir具有减小的效应，从而抵消因输入信号Sin的电压水平提高而导致的工作电流Ir增大，使得工作电流Ir基本不变。 因此，根据本发明该实施例的缓冲电路，在输入信号Sin具有较大摆幅时，由于工作电流Ir 能够基本不变，因而仍能够提供具有低失真的输出信号Sout。控制电路202至少包含第三N型MOSFET M3及第四N型MOSFET M4。第三N型 MOSFET M3包含栅极、漏极与源极，第三N型MOSFET M3的栅极与第一N型MOSFET Ml的栅极耦接于节点N3，第三N型MOSFET M3的漏极与参考源2022耦接于节点N2。第四N型MOSFET M4包含栅极、漏极与源极，第四N型MOSFET M4的栅极耦接于参考源2022与第二N型MOSFET M2的栅极(如图所示，第四N型MOSFET M4的栅极耦接于节点NI)，第四N型MOSFET M4的漏极与第三N型MOSFET M3的源极耦接于节点N4，第四N型MOSFET M4的源极耦接于第二供应电压Vss。请注意，为了扩展第三N型MOSFET M3的工作范围以防止第三N型MOSFET M3进入线性区，在第三N型MOSFET M3的漏极与第四N型MOSFET M4的栅极间(也就是节点N2与节点NI之间)耦接电平转换器(level shifter) 2024。换言之，电平转换器2024调整第三N型MOSFET M3的漏极与第四N型MOSFET M4的栅极间的电压降(voltage drop)。 另外，在本实施例中，电平转换器2024可包含至少一电阻性组件(resistive device),然本发明并不以此为限，电平转换器2024亦可包含至少一晶体管，或至少一晶体管与至少一电阻性组件，或至少一晶体管与至少一电容，或至少一参考源，又或上述任意的组合，从而用以调整上述电压降。本领域本领域技术人员当可了解电平转换器2024具有多种实现方式，任何本领域技术人员依据本发明的精神轻易完成的改变或均等性的安排均属于本发明所主张的范围。根据本发明的第一实施例，当具有摆幅(swing)(特别是较大摆幅)的输入信号 Sin于节点N3处输入至第一 N型MOSFET Ml的栅极时，第二 N型M0SFETM2产生的工作电流 Ir可大致维持在恒定水平，因而消除了第一 N型M0SFETM1的有限且非线性输出阻抗效应。 下文描述揭露了本发明的缓冲电路200的运作。如图2所示，当输入信号Sin的电压降低时，节点N4处的电压也降低，因此，流经第四N型MOSFET M4的电流icl减小。接着，节点NI处的电压提高以增大电流icl。当节点NI处的电压提高时，节点N2处的电压相应提高，以形成反馈(feedback)机制，用于保持电流icl基本不变。同时，由于节点NI耦接于第二 N型MOSFET M2的栅极，因此，控制信号 Sc的电压提高。相应地，电压提高后的控制信号Sc增大第二 N型MOSFET M2的工作电流 Ir,以保持电流Ir基本不变。请注意，电平转换器2024耦接于节点NI与节点N2之间，用于产生节点NI与节点N2间的偏移电压(shifting voltage)，以扩展第三N型M0SFETM3的工作范围。
简言之，在输入信号Sin与输出信号Sout的全摆幅(full swing)条件下，缓冲电路200的工作电流Ir可运作在大致恒定的水平。因此，控制电路202增大了缓冲电路200 的线性度。需要注意，对于需要较大输出摆幅的情形，缓冲电路200有可能不够好。因此，为进一步确保第二 N型MOSFET M2产生恒定工作电流Ir，在如图3所示的缓冲电路300的输出端(也就是第一 N型MOSFET Ml的源极)耦接第五P型MOSFET M5。第3为根据本发明第二实施例的缓冲电路300的示意图。与图2所示的缓冲电路200相比，缓冲电路300进一步包含第五P型MOSFET M5与参考源302，其中，第五P型MOSFET M5包含栅极、漏极与源极，第五P型MOSFET M5的栅极耦接于第一 N型MOSFET Ml的漏极，第五P型M0SFETM5 的漏极耦接于第一 N型MOSFET Ml的源极，第五P型MOSFET M5的源极耦接于第一供应电压Vdd。请注意，在本实施例中，参考源302可为恒流源，为第一 N型MOSFET Ml提供恒定电流Ic2 ;然而，本发明并不以此为限，在本发明的另一实施例中，参考源302也可为恒压源， 为第一 N型MOSFET Ml提供恒定电压。根据缓冲电路300，第五P型MOSFET M5为工作电流Ir提供额外的跨导(transconductance, gm)。换言之,第五P型MOSFET M5通过保持工作电流Ir基本不变，进一步减小了第一 N型MOSFET Ml的失真。由于缓冲电路300类似于缓冲电路200 (除了第五P型MOSFET M5与参考源302)，因此，本领域技术人员在阅读缓冲电路200的说明书后，当可轻易理解缓冲电路300的技术特征，因此，简洁起见，此处不再赘述。需要注意，缓冲电路200的差动变形(differential version)以及缓冲电路300 也属于本发明的范围。在缓冲电路200的差动变形中，采用两个控制电路202以追踪输入至缓冲电路200的差动变形的完全差动(fully differential)输入信号。另外，缓冲电路 200的差动变形具有较佳的总谐波失真率(Total Harmonic Distortion, THD),尤其是在较大信号摆幅情形下。请参照图4，图4为根据本发明第三实施例的缓冲电路400的示意图。缓冲电路 400为缓冲电路200的P型MOSFET变形。缓冲电路400在第一供应电压VdcT与第二供应电压Vss'之间运作，并包含第一 P型MOSFET M6、第二 P型MOSFET M7及控制电路402。第一 P型MOSFET M6的栅极耦接于输入信号Sin'(如图所示，第一 P型MOSFET M6的栅极与输入信号Sini耦接于节点N5)，用于缓冲输入信号Sini以在工作电流Ir'下产生输入信号SouC。第二 P型M0SFETM7的栅极耦接于控制信号(如图所示，第二 P型MOSFET M7的栅极与控制信号Sc丨耦接于节点N6)，第二 P型MOSFET M7与第一 P型MOSFET M6级联，用于根据控制信号Sc'为第一 P型MOSFET M6产生工作电流Ir'。控制电路402包含第一端与第二端，控制电路402的第一端与第一 P型MOSFET M6的栅极耦接于节点N5，控制电路402的第二端与参考源4022耦接于节点N7。请注意，在本实施例中，参考源4022可为恒流源，为控制电路402提供恒定电流Ic'。然而，本实施方式并不仅限于此，在本发明的另一实施例中，参考源4022也可为恒压源，为控制电路402提供恒定电压。控制电路402 根据输入信号Sin'与恒定电流Ic'调整控制信号Sc'，其中，当输入信号Sin'的电压水平变化时，控制电路402调整控制信号Sc'的电压水平，以使调整后的控制信号Sc'的电压水平与变化后的输入信号的电压水平成反比例变化。更具体地，由于控制信号Sc'耦接于第二 P型MOSFET M7的栅极，因此，当输入信号Sin'的电压水平提高时，控制电路402调整控制信号Sc'以降低控制信号Sc'的电压水平，使工作电流Ir'具有增大的效应，从而抵消因输入信号Sin'的电压水平降低而导致的工作电流Ir'减小，使得工作电流Ir'基本不变；反之亦然，当输入信号Sin'的电压水平提高时，控制电路402调整控制信号Sc, 以降低控制信号Sc'的电压水平，使工作电流Ir'具有减小的效应，从而抵消因输入信号 Sin'的电压水平提高而导致的工作电流Ir'增大，使得工作电流Ir'基本不变。因此，根据本发明该实施例的缓冲电路，在输入信号Sin'具有较大摆幅时，由于工作电流Ir'能够基本不变，因而仍能够提供具有低失真的输出信号Sout'。类似地，控制电路402至少包含第三P型MOSFET M8及第四P型M0SFETM9。第三 P型MOSFET M8包含栅极、漏极与源极，第三P型MOSFET M8的栅极与第一 P型MOSFET M6 的栅极耦接于节点N5，第三P型MOSFET M8的漏极与参考源4022耦接于节点N7。第四P型 MOSFET M9包含栅极、漏极与源极，第四P型MOSFET M9的栅极耦接于参考源4022与第二 P型MOSFET M7的栅极(如图所示，第四P型MOSFET M9的栅极耦接于节点N6)，第四P型 MOSFET M9的漏极与第三P型MOSFET M8的源极耦接于节点N8，第四P型MOSFET M9的源极耦接于第一供应电压Vdd'。请注意，为了扩展第三P型MOSFET M8的工作范围以防止第三 P型MOSFET M8进入线性区，在第三P型MOSFET M8的漏极与第四P型MOSFET M9的栅极间 (也就是节点N7与节点N6之间)耦接电平转换器4024。换言之，电平转换器4024调整第三P型MOSFET M8的漏极与第四P型MOSFET M9的栅极间的电压降。另外，在本实施例中， 电平转换器4024可包含至少一电阻性组件，然本发明并不以此为限，电平转换器4024亦可包含至少一晶体管，或至少一晶体管与至少一电阻性组件，或至少一晶体管与至少一电容， 或至少一参考源，又或上述任意的组合，从而用以调整上述电压降。本领域技术人员当可了解电平转换器4024具有多种实现方式，任何本领域技术人员依据本发明的精神轻易完成的改变或均等性的安排均属于本发明所主张的范围。需要注意，本领域技术人员在阅读缓冲电路400的揭露说明书后当可轻易理解缓冲电路400的技术特性，因此，简洁起见，此处不再赘述。此外，缓冲电路400的差动变形也属于本发明的范围。在缓冲电路400的差动变形中，采用两个控制电路402以追踪输入至缓冲电路400的差动变形的完全差动输入信号。另外，缓冲电路400的差动变形具有较佳的总谐波失真率，尤其是在较大信号摆幅情形下。图5为根据本发明第四实施例的缓冲电路500的示意图。缓冲电路500运作在第一供应电压Vdd"与第二供应电压Vss"之间，并包含第一N型M0SFETM10、第二N型MOSFET Mll及控制电路502。第一 N型MOSFET MlO的栅极耦接于输入信号Sin"(如图所示，第一 N型MOSFET MlO的栅极与输入信号Sin"耦接于节点N9)，用于缓冲输入信号Sin"以在工作电流Ir"下产生输出信号Sout"。第二 N型MOSFET Mll的栅极耦接于控制信号 Sc"(如图所示，第二 N型MOSFET Mll的栅极与控制信号Sc"耦接于节点N10)，第二 N型 MOSFET Mll与第一 N型MOSFET MlO级联，用于根据控制信号Sc"为第一 N型MOSFET MlO 产生工作电流Ir"。控制电路502包含第一端与第二端,控制电路502的第一端与第一 N 型MOSFET MlO的栅极耦接于节点N9，控制电路502的第二端与一参考源(图中未示)耦接于节点NI I，其中，该参考源为控制电路502提供参考电压Vdc。控制电路502根据输入信号Sin"与该参考源调整控制信号Sc"，其中，当输入信号Sin"的电压水平降低时，控制电路502提高控制信号Sc"的电压水平。
控制电路502进一步包含第一电阻性组件R1、第二电阻性组件R2及运算放大器 5022。第一电阻性组件Rl包含第一端与第二端，第一电阻性组件Rl的第一端与第一 N型 MOSFET MlO的栅极耦接于节点N9。运算放大器5022包含第一输入端(如图中“ + ”所标识)、第二输入端(如图中所标识)与输出端，运算放大器5022的第一输入端耦接于一参考源(图中未示)，在本发明之一实施例中，该参考源为运算放大器5022提供参考电压Vdc，运算放大器5022的第二输入端与第一电阻性组件Rl的第二端耦接于节点N12，以及运算放大器5022的输出端与第二 N型MOSFET Mll的栅极耦接于节点N10。第二电阻性组件R2耦接于运算放大器5022的第二输入端与第二 N型MOSFET Mll的栅极之间(也就是节点N12与节点NlO之间)。类似于缓冲电路200，当具有摆幅(尤其是较大摆幅)的输入信号Sin"于节点N9 处输入至第一 N型MOSFET MlO的栅极时，第二 N型MOSFET Mll产生的工作电流Ir"可大致维持在恒定水平，因而消除了第一 N型M0SFETM10的有限且非线性输出阻抗效应。根据图5所示的缓冲电路500，包含第一电阻型装置R1、第二电阻性组件R2及运算放大器5022的反馈机制保持在第一电阻性组件Rl的第二端(也就是节点N12)处的电压基本不变，大致等于参考电压Vdc。当输入信号Sin"的摆幅减小时，感应产生交流电流 ic3，交流电流ic3流经第一电阻性组件Rl与第二电阻性组件R2。因此，在第二 N型MOSFET Mll的栅极(也就是节点N10)处的电压水平因交流电流ic3而提高，其中，交流电流ic3流经第二电阻性组件R2。类似于上述缓冲电路200，节点NlO处电压水平的提高保持工作电流Ir"基本不变。当输入信号Sin"的摆幅增大时，第二 N型MOSFET Mll的栅极(也就是节点N10)处的电压水平降低，以保持工作电流Ir"基本不变。相应地，缓冲电路500在输入信号Sin"与输出信号Sout"之间提供高线性，因而消除了第一 N型MOSFET MlO的有限且非线性输出阻抗效应。需要注意，缓冲电路500的差动变形也属于本发明的范围。在缓冲电路500的差动变形中，采用两个控制电路502以追踪输入至缓冲电路500的差动变形的完全差动输入信号。另外，缓冲电路500的差动变形具有较佳的总谐波失真率，尤其是在较大信号摆幅情形下。图6为根据本发明第五实施例的缓冲电路600的示意图。缓冲电路600为缓冲电路500的另一种变形。缓冲电路600运作在第一供应电压Vdd"'与第二供应电压Vss"' 之间，并包含第一 P型MOSFET M12、第二 P型MOSFET M13及控制电路602。第一 P型MOSFET M12的栅极耦接于输入信号Sin"'(如图所示，第一 P型MOSFET M12的栅极与输入信号 Sin",耦接于节点N13)，用于缓冲输入信号Sin",以在工作电流Ir",下产生输出信号Sout"'。第二 P型MOSFET M13的栅极耦接于控制信号Sc"'(如图所示，第二 P型 MOSFET M13的栅极与控制信号Sc"丨耦接于节点N14)，第二 P型MOSFET M13与第一 P型 MOSFET M12级联，用于根据控制信号Sc" !为第一 P型MOSFET M12产生工作电流Ir " !。 控制电路602包含第一端、第二端与第三端，控制电路602的第一端与第一 P型MOSFET M12 的栅极耦接于节点N13，控制电路602的第二端与一参考源(图中未示)耦接于节点N15， 其中，该参考源为控制电路602提供参考电压Vdc"'。控制电路602的第三端与第二 P型 MOSFET M13的第二栅极耦接于节点N14。控制电路602根据输入信号Sin"'与该参考源调整控制信号Sc"'，其中，当输入信号Sin"'的电压水平提高时，控制电路602用于降低控制信号Sc"'的电压水平。控制电路602进一步包含第一电阻性组件R3、第二电阻性组件R4与运算放大器 6022。第一电阻性组件R3包含第一端与第二端，第一电阻性组件R3的第一端与第一 P型 MOSFET M12的栅极耦接于节点N13。运算放大器6022包含第一输入端(如图中“ + ”所标识)、第二输入端(如图中所标识)与输出端，运算放大器6022的第一输入端耦接于一参考源，在本发明之一实施例中，该参考源为运算放大器6022提供参考电压Vdc"，，运算放大器6022的第二输入端与第一电阻性组件R3的第二端耦接于节点N16，以及运算放大器 6022的输出端与第二 P型MOSFET M13的栅极耦接于节点N14。第二电阻性组件R4耦接于运算放大器6022的第二输入端与该第二 N型MOSFET M13的栅极之间(也就是节点N16与节点N14之间)。类似于缓冲电路500的运作，包含第一电阻性组件R3、第二电阻性组件R4及运算放大器6022的反馈机制保持工作电流Ir"'基本不变，以增加缓冲电路600的线性度，因而消除了第一 P型MOSFET M12的有限且非线性输出阻抗效应。此外，需要注意，缓冲电路 600的差动变形也属于本发明的范围。简言之，为了增大输入信号与输出信号间的线性度，上述缓冲电路200、缓冲电路 300、缓冲电路400、缓冲电路500及缓冲电路600使用反馈机制来保持工作电流基本不变。上述实施例仅用来例举本发明的实施方式，以及阐释本发明的技术特征，并非用来限制本发明的范畴。任何本领域技术人员可依据本发明的精神轻易完成的改变或等同性的安排均属于本发明所主张的范围，本发明的权利范围应以权利要求为准。
权利要求
1.一种缓冲电路，其特征在于，所述缓冲电路包含第一场效应晶体管，包含栅极，所述第一场效应晶体管的栅极耦接于输入信号，所述第一场效应晶体管用于缓冲所述输入信号以在工作电流下产生输出信号；第二场效应晶体管，包含栅极，所述第二场效应晶体管的栅极耦接于控制信号，所述第二场效应晶体管与所述第一场效应晶体管级联，用于根据所述控制信号产生所述工作电流；以及控制电路，包含第一端与第二端，所述控制电路的第一端耦接于所述第一场效应晶体管的栅极，所述控制电路的第二端耦接于参考源，所述控制电路用于根据所述输入信号与所述参考源调整所述控制信号，使得流经所述第二场效应晶体管的工作电流维持在恒定水平。
2.如权利要求I所述的缓冲电路，其特征在于，所述缓冲电路运作在第一供应电压与第二供应电压之间，以及所述控制电路更包含第三场效应晶体管，包含栅极、漏极与源极，所述第三场效应晶体管的栅极耦接于所述第一场效应晶体管的栅极，所述第三场效应晶体管的漏极耦接于所述参考源；以及第四场效应晶体管，包含栅极、漏极与源极，所述第四场效应晶体管的栅极耦接于所述参考源与所述第二场效应晶体管的栅极，所述第四场效应晶体管的漏极耦接于所述第三晶体管的源极，所述第四场效应晶体管的源极耦接于所述第二供应电压。
3.如权利要求2所述的缓冲电路，其特征在于，所述第一场效应晶体管、所述第二场效应晶体管、所述第三场效应晶体管与所述第四场效应晶体管为N型金属氧化物半导体场效应晶体管。
4.如权利要求2所述的缓冲电路，其特征在于，所述第一场效应晶体管、所述第二场效应晶体管、所述第三场效应晶体管与所述第四场效应晶体管为P型金属氧化物半导体场效应晶体管。
5.如权利要求I所述的缓冲电路，其特征在于，所述缓冲电路更包含第五场效应晶体管，包含栅极、漏极与源极，所述第五场效应晶体管的栅极耦接于所述第一场效应晶体管的漏极，所述第五场效应晶体管的漏极耦接于所述第一场效应晶体管的源极，所述第五场效应晶体管的源极耦接于一第三供应电压。
6.如权利要求5所述的缓冲电路，其特征在于，所述第一场效应晶体管与所述第二场效应晶体管为P型金属氧化物半导体场效应晶体管，以及所述第五场效应晶体管为N型金属氧化物半导体场效应晶体管。
7.如权利要求5所述的缓冲电路，其特征在于，所述第一场效应晶体管与所述第二场效应晶体管为N型金属氧化物半导体场效应晶体管，以及所述第五场效应晶体管为P型金属氧化物半导体场效应晶体管。
8.如权利要求2所述的缓冲电路，其特征在于，所述控制电路更包含电平转换器，耦接于所述第三场效应晶体管的漏极与所述第四场效应晶体管的栅极之间，用于根据所述输入信号调整所述第三场效应晶体管的漏极与所述第四场效应晶体管的栅极间的电压降。
9.如权利要求I所述的缓冲电路，其特征在于，所述控制电路更包含第一电阻性组件，包含第一端与第二端，所述第一电阻性组件的第一端耦接于所述第一场效应晶体管的栅极；运算放大器，包含第一输入端、第二输入端与输出端，所述运算放大器的第一输入端率禹接于所述参考源，所述运算放大器的第二输入端耦接于所述第一电阻性组件的第二端，所述运算放大器的输出端耦接于所述第二场效应晶体管的栅极；以及第二电阻性组件，耦接于所述运算放大器的第二输入端与所述第二场效应晶体管的栅极之间。
10.如权利要求I所述的缓冲电路，其特征在于，一节点位于所述第一场效应晶体管的栅极与所述控制电路的第一端之间，所述节点耦接所述输入信号。
全文摘要
一种缓冲电路，包含第一场效应晶体管的栅极耦接于输入信号，第一场效应晶体管用于缓冲输入信号以在工作电流下产生输出信号；第二场效应晶体管的栅极耦接于控制信号，第二场效应晶体管与第一场效应晶体管级联，用于根据控制信号产生工作电流；以及控制电路包含第一端与第二端，控制电路的第一端耦接于第一场效应晶体管的栅极，控制电路的第二端耦接于参考源，控制电路用于根据输入信号与参考源调整控制信号，使得流经所述第二场效应晶体管的工作电流维持在恒定水平。利用本发明能够实现在输入信号摆幅较大时，仍能提供低失真的输出信号。
文档编号G05F1/56GK102609026SQ20121008541
公开日2012年7月25日 申请日期2009年8月26日 优先权日2009年6月8日
发明者林育信, 蔡鸿杰, 陈忠伟 申请人:联发科技股份有限公司