专利名称：共用flash存储的统一自适应并行配置多个fpga的电路的制作方法
技术领域：
本实用新型涉及一种FPGA的配置电路，尤其是一种多个FPGA共用一个FLASH存储的并行配置的电路。
背景技术：
现场可编程门阵列(Field— Programmable Gate Array, FPGA),简称 FPGA,是基于SRAM (静态存储器)的应用技术，程序不能保存，需要在上电时对FPGA进行配置。FPGA的配置方式一般有两类一是通过专用下载电缆由计算机直接对其进行配置，并将程序保存在可读写的专用的电可擦可编程只读存储器(Electrically Erasable ProgrammableRead-Only Memory,EEPROM)中，以便FPGA在脱机上电时通过内嵌的配置模块，以主动方式完成配置后开始工作；二是通过被动模式采用外部微处理器对其进行配置，该方式可将专用EEPROM改为具有SPI串行总线的闪存FLASH，除在上电时完成对FPGA的配置外，还可利用串口实现在线升级。现有的FPGA配置电路一般都是每片FPGA都单独对应一片具有SPI串行总线的FLASH,不足之处是带来了资源的浪费，增加了系统开销。
实用新型内容本实用新型所要解决的技术问题是提供一种两片FPGA共用一片FLASH存储的并行配置的电路。为解决上述技术问题，本实用新型所采用的技术方案是公开一种共用FLASH存储的自适应并行配置多个FPGA的电路，包括存储器和FPGA芯片，所述存储器为具有BPI并行总线的存储器，所述存储器数量为一片，连接多片FPGA芯片并对其进行配置控制和数据交换。作为优选，所述存储器数量为一片，连接两片FPGA芯片并对其进行配置控制和数据交换。作为优选，所述存储器为具有BPI并行总线的非易失闪速存储器，即FLASH芯片。作为优选，所述FLASH芯片和FPGA芯片的连接关系为FLASH芯片的控制命令线/WE、/OE、/CE分别连接FPGA芯片的FWE_B、F0E_B、FCS_B管脚；FLASH芯片的数据线DQ [ 15:0]和地址线A[η:0]分别连接FPGA芯片的D[15:0]和A[25:0]输出端口。作为优选，所述FPGA芯片为具有BPI-UP和BPI-DOWN两种配置模式的FPGA芯片，其中所述BPI-UP是指FPGA芯片的Μ[2:0] = 010时，FPGA的配置工作模式Jy^iBPI-DOWN是指FPGA芯片的M[2:0] = 011时，FPGA的配置工作模式。作为优选，所述FPGA芯片还连接编程信号插座。 作为优先，所述编程信号插座为JTAG。作为优先，还包括电阻，所述电阻为上拉电阻，接存储器和FPGA芯片于VCC0_0端□。[0013]有益效果在只用一片具有BPI并行总线FLASH的情况下，实现了并行配置两片FPGA的电路，减少了一片FLASH，降低了成本，并减少了配置时间。
结合附图，本实用新型的其他特点和优点可从下面通过举例来对本实用新型的原理进行解释的优选实施方式的说明中变得更清楚。图I为本实用新型共用FLASH存储的统一自适应并行配置多个FPGA的电路的一种实施方式的原理示意图；图2为本实用新型共用FLASH存储的统一自适应并行配置多个FPGA的电路的一 种实施方式中一片FPGA工作在BPI-UP工作状态时与FLASH的电路连接示意图；图3为本实用新型共用FLASH存储的统一自适应并行配置多个FPGA的电路的一种实施方式中一片FPGA工作在BPI-DOWN工作状态时与FLASH的电路连接示意图；图4为本实用新型共用FLASH存储的统一自适应并行配置多个FPGA的电路的一种实施方式中两片FPGA与一片FLASH的电路连接示意图。
具体实施方式
下面将结合附图对本实用新型的实施方式进行详细描述如图I所示，本实用新型共用FLASH存储的统一自适应并行配置多个FPGA的电路的一种实施方式包括电子元件FPGAl、FPGA2、FLASH、JTAGl和JTAG2。其中JTAG1、JTAG2分别对FPGAl、FPGA2进行配置调试，而FLASH通过BPI总线和FPGAl、FPGA2都相连。如图2和图3所示，本实用新型共用FLASH存储的统一自适应并行配置多个FPGA的电路的一种实施方式中一片FPGA分别工作在BPI-UP工作状态和BPI-DOWN工作状态时与FLASH的电路连接示意图。FLASH的控制命令线/WE、/OE、/CE分别接FPGA的FWE_B、F0E_B、FCS_B，并且都通过4. 7ΚΩ的上拉电阻连接到VCC0_0端口。数据线DQ[15:0]和地址线Α[η:0]分别接FPGA的D[15:0]和A[25:0]输出端口，其中数据线是双向的。FLASH的/RST信号和FPGA的PR0GRAM_B信号都连接到外部开关控制同时通过上拉电阻连接到VCC0_0端口。通过J型场效应管和LED指示灯和IK Ω的电阻来指示FPGA的INIT_B和DONE端口的电平值。FPGA的HSWAPEN和VBATT端口接GND。FLASH的/WP通过4. 7K Ω的电阻连接到2. 5v的高压。FPGA和JTAG的连接信号有TMS、TCK、TDO和TDI。如图4所示，本实用新型共用FLASH存储的统一自适应并行配置多个FPGA的电路的一种实施方式中两片FPGA与一片FLASH的电路连接示意图。FPGAl的M[2:0] =010;FPGA2的M[2:0] = 011，其中O代表低电平信号，I代表高电平信号。FLASH的控制命令线 /WE、/OE, /CE 分别接 FPGAl 和 FPGA2 的 FWE_B、F0E_B> FCS_B，并且都通过 4. 7K Ω 的上拉电阻连接到VCC0_0端口。数据线DQ [15:0]和地址线A [η: O]分别接FPGAl和FPGA2的D[15:0]和A[25:0]输出端口，其中数据线是双向的。FLASH的/RST信号和FPGAl和FPGA2的PR0GRAM_B信号都连接到外部开关控制同时通过上拉电阻连接到VCC0_0端口。FLASH的/WP通过4. 7ΚΩ的电阻连接到2. 5v的高压。本实用新型共用FLASH存储的统一自适应并行配置多个FPGA电路的原理如下FPGA 工作在 BPI (Byte-wide Peripheral Interface)模式时，有两种工作状态分别是 BPI-UP 和 BPI-DOWN。在BPI-UP状态时，给FLASH的地址命令是从零开始一直往上加的，直到DONE信号有效或者到达了最大地址为止；也就是说，给FLASH的地址命令是从零地址开始，地址数一直增加，直到DONE信号有效或者到达了最大地址为止；而在BPI-DOWN状态时，给FLASH的地址命令是从最大地址开始一直往下减的，直到DONE信号有效或者到达了零地址处为止，也就是说，从最大地址开始，地址数一直减少，直到DONE信号有效或者到达了零地址为止。所以可以利用BPI模式实现给不同FPGA的配置程序置于FLASH的不同的位置进行存储。也就是说，上位机通过JTAG 口将程序下载到FLASH中的不同位置，当使用FLASH配置多片FPGA时，就将FPGA置于不同的BPI模式。在BPI-UP状态时，给FLASH的地址命令是从零地址开始，地址数一直增加，直到DONE信号有效或者到达了最大地址为止；而在BPI-DOWN 状态时，给FLASH的地址命令从最大地址开始，地址数一直减少，直到DONE信号有效或者到达了零地址处为止。这样不同的FPGA就可以得到不同的配置程序，从而实现了共用FLASH存储的统一自适应并行配置多个FPGA的目标。当断电之后，就可以通过FLASH和FPGA之间的通信来把不同的配置程序分配给不同的FPGA。也就是说，当断电之后，下载程序就存储在了 FLASH的不同位置，再次上电后，通过FLASH和FPGA之间地址线和数据线的通信，根据BPI的工作模式，设定地址线上的地址值，不同位置的配置程序就可以被下载到不同的FPGA 了，从而实现了共用FLASH存储的统一自适应并行配置多个FPGA的目标。配置FPGAl芯片的M[2:0] = 010，使FPGAl工作于BPI-UP工作模式；配置FPGA2芯片的M[2:0] = 011，使FPGA2工作于BPI-DOWN工作模式。当FLASH给FPGAl芯片下载配置程序时，地址线上的地址从零地址开始，FPGAl通过数据线D[15:0]读取FLASH在零地址处的数据值，完成一次读取，之后地址值不断增加，直到FPGAl的DONE信号有效或者到达了最大地址处为止。当FLASH给FPGA2芯片下载配置程序时，地址线上的地址从最大地址开始，FPGA2通过数据线D [15:0]读取FLASH在最大地址处的数据值，完成一次读取，之后地址值不断减小，直到FPGA2的DONE信号有效或者到达了零地址处为止。虽然结合附图描述了本实用新型的实施方式，但是本领域普通技术人员可以在所附权利要求的范围内作出各种变形或修改。
权利要求1.一种共用FLASH存储的统一自适应并行配置多个FPGA的电路，包括存储器和FPGA芯片，其特征在于所述存储器为具有BPI并行总线的存储器，所述存储器数量为一片，连接多片FPGA芯片并对其进行配置控制和数据交换。
2.根据权利要求I所述的共用FLASH存储的统一自适应并行配置多个FPGA的电路，其特征在于所述存储器数量为一片，连接两片FPGA芯片并对其进行配置控制和数据交换。
3.根据权利要求2所述的共用FLASH存储的统一自适应并行配置多个FPGA的电路，其特< 征在于所述存储器为具有BPI并行总线的非易失闪速存储器，即FLASH芯片。
4.根据权利要求3所述的共用FLASH存储的统一自适应并行配置多个FPGA的电路，其特征在于所述FLASH芯片和FPGA芯片的连接关系为FLASH芯片的控制命令线/ WE、/OE,/CE分别连接FPGA芯片的FWE_B、F0E_B> FCS_B管脚；FLASH芯片的数据线DQ [15:0]和地址线A[n:0]分别连接FPGA芯片的D [15:0]和A[25:0]输出端口。
5.根据权利要求4所述的共用FLASH存储的统一自适应并行配置多个FPGA的电路，其特征在于所述FPGA芯片为具有BPI-UP和BPI-DOWN两种配置模式的FPGA芯片，其中所述BPI-UP是指FPGA芯片的M[2:0]=010时，FPGA的配置工作模式；所述BPI-DOWN是指FPGA芯片的M[2:0] =011时，FPGA的配置工作模式，其中0代表低电平信号，I代表高电平信号。
6.根据权利要求I所述的共用FLASH存储的统一自适应并行配置多个FPGA的电路，其特征在于所述FPGA芯片还连接编程信号插座。
7.根据权利要求6所述的共用FLASH存储的统一自适应并行配置多个FPGA的电路，其特征在于所述编程信号插座为JTAG。
8.根据权利要求I所述的共用FLASH存储的统一自适应并行配置多个FPGA的电路，其特征在于还包括电阻，所述电阻为上拉电阻，接存储器和FPGA芯片于VCC0_0端口。
专利摘要本实用新型公开了一种共用FLASH存储的统一自适应并行配置多个FPGA的电路，包括具有BPI并行总线的FLASH存储器和具有BPI-UP和BPI-DOWN两种配置模式的FPGA，存储器数量为一片，连接多片FPGA并对其进行配置控制和数据交换，FLASH的控制命令线/WE、/OE、/CE分别连接FPGA的FWE_B、FOE_B、FCS_B管脚；FLASH的数据线DQ[15:0]和地址线A[n:0]分别连接FPGA的D[15:0]和A[25:0]输出端口。本实用新型只用一片具有BPI并行总线FLASH，实现了并行配置两片FPGA的电路，减少了一片FLASH，降低了成本，减少了配置时间。
文档编号G05B19/05GK202649764SQ201220227850
公开日2013年1月2日 申请日期2012年5月18日 优先权日2012年5月18日
发明者王秋石, 李毅 申请人:杭州唐芯微电子技术有限公司