一种高精度可重构数字延时线的制作方法
【专利摘要】一种高精度可重构数字延时线，包括有A/D转换器，A/D转换器输出端与延时单元输入端相连，延时单元输入端与控制单元输出端相连，延时单元输出端与D/A转换器相连；A/D转换器将输入的需要延时的模拟信号转换为数字信号，并将数字信号输出给FPGA中的延时单元，延时单元根据控制单元的指令设置延时时间，将延时后的数字信号输出给D/A转换器；具有总延迟时间长、延长精度高、可重构、结构紧凑和通用性强的特点。
【专利说明】一种高精度可重构数字延时线
【技术领域】
[0001]本实用新型涉及一种数字延时线，特别涉及一种高精度可重构数字延时线。
【背景技术】
[0002]数字延迟线用于将电信号延时一段时间的元件或器件。数字延迟线广泛应用于各类电子和通信系统中，如雷达目标回波信号模拟系统、相控阵雷达系统、时间数字化系统以及同步通信系统等。一般来说，延迟单元分为专用和通用两大类。专用的延迟线如AD9501,他采用模拟器件实现，精度可达10 ps级，但是其动态范围小于10us。专用延迟线总的来讲，存在总延迟时间短，延迟步长不可调整，控制不灵活的缺陷。通用的延迟单元一般采用可编程逻辑器件来实现，具有动态范围大，设计简单可靠的优点，但是其延迟精度却受到器件工作时钟的影响，一般在ns级别。在雷达目标回波信号模拟系统、相控阵雷达系统系统中，要求延时线的总延迟时间远大于10us，并且要求延时步长可精确调整。
【发明内容】
[0003]为了克服上述现有技术的不足，本实用新型的目的在于提供一种高精度可重构数字延时线，具有总延迟时间长、延长精度高、可重构、结构紧凑和通用性强的特点。
[0004]为了实现上述目的，本实用新型采用的技术方案是:一种高精度可重构数字延时线，包括有A/D转换器，A/D转换器的输出端与延时单兀的输入端相连,延时单兀的输入端与控制单元的输出端相连，延时单元的输出端与D/A转换器相连。
[0005]本实用新型具有以下优点:由于采用了高性能FPGA芯片，系统能够实现人机交互，能够自动检测输入模拟信号的关键参数，同时能够显示需要的参数，并根据这些参数进行故障预诊断和故障实时诊断。系统一改传统数字延时线的方案，采用高性能FPGA芯片及高速率、高分辨率的AD和DA器件，解决了专用延迟线总的来讲，存在总延迟时间短，延迟步长不可调整，控制不灵活的缺陷。具有I)总延迟时间可以达到10ms以上；2)高精度:延迟步长精度在5ns，输入信号频率最高380 MHz，输入信号精度为14bit ;3)可重构:在5ns延迟步长精度下重构延迟时间的特点。同时本产品具有结构紧凑、通用性强的特点。
【专利附图】
【附图说明】
[0006]图1为本实用新型原理框图。
【具体实施方式】
[0007]下面结合附图对本实用新型的工作原理作进一步详细说明。
[0008]参见图1，一种高精度可重构数字延时线，包括有A/D转换器3，A/D转换器3输出端与延时单元2输入端相连，延时单元2输入端与控制单元I输出端相连，延时单元2输出端与D/A转换器4相连。
[0009]该数字延迟线系统基于高速率、高分辨率的AD和DA器件；采用大规模、高速的高性能FPGA芯片。基本原理如图1所示。
[0010]所述的控制单元负责延时时间控制及控制信息交互；延时单元负责对数据进行精确的延时；A/D转换器将输入的需要延时模拟信号转换为数字信号；D/A转换器将延时后的数字信号转换为模拟信号输出。
[0011]本实用新型的工作原理是:
[0012]A/D转换器将输入的需要延时的模拟信号转换为数字信号，并将数字信号输出给FPGA中的延时单元，延时单元根据控制单元的指令设置延时时间，将延时后的数字信号输出给D/A转换器，从而完成将需要延时的模拟信号延时一段时间后输出的功能要求。
【权利要求】
1.一种高精度可重构数字延时线，其特征在于，包括有八/0转换器(3),八/0转换器(3)的输出端与延时单元(2)的输入端相连，延时单元(2)的输入端与控制单元(1)的输出端相连，延时单元(2)的输出端与0/八转换器(4)相连。
【文档编号】G05B19/042GK204155102SQ201420651374
【公开日】2015年2月11日 申请日期:2014年11月4日 优先权日:2014年11月4日
【发明者】廖宏宾, 付建群 申请人:西安法拉第电子科技有限公司