一种基于时间交错采样的高速高精度数据采集系统的制作方法

本发明涉及数据采集及数字通信领域，更特别地说，是指一种基于时间交错采样的高速高精度数据采集系统。
背景技术：
：高速高精度数据采集系统，广泛的应用在雷达、导弹、通信、声纳、遥感、地质勘探、振动工程、无损检测、智能仪器、语音处理、激光多普勒测速、光时间域反射测量、物质光谱学与光谱测量、生物医学工程等多个领域，是众多应用场合的一项核心技术。而当前的高速高精度数据采集系统面临着以下问题：(1)单片ADC采样速率和采样分辨率的矛盾。高采样速率要求较短的转换时间，而高分辨率则要求较长的转换时间。分辨率与采样速率之间的这对矛盾制约着当前ADC技术的发展；同时材料、芯片工艺等因素的制约，也限制了ADC技术指标的快速提升。(2)多片ADC采样的误差问题。多片ADC并行采样技术，突破了单片ADC的限制，但是多个并行采样通道之间的不一致性引入三种通道失配误差(包括时间误差、增益误差、偏置误差)。通道失配误差会降低系统的整体性能，极大地增加硬件电路设计上的难度，并不可避免的提高设计制造成本。因此，针对以上问题，本发明提出一种软硬件结合，改进的，结构灵活，设计成本较低的高速高精度数据采集系统。技术实现要素：本发明设计的数据采集系统利用时间交错并行采样技术，采样速率最高可到800MHz，采样位数14bit，完成对任何输入信号的数字化采集，并通过千兆网口上传PC机等后端存储分析设备。本发明系统整体可分为模拟信号采集部分和数字信号处理部分，两部分之间通过高速差分信号接口模块(5)连接，其中，模拟信号采集部分包括信号阻抗匹配转换模块(1)和时钟产生模块(2)，数字信号处理部分包括FPGA芯片(3)、DSP芯片(4)和千兆网口传输模块(6)。所述信号阻抗匹配转换模块(1)，对于输入的微弱小信号，进行放大并转换成差分信号，再由ADC转换芯片，转化为14bit的数字差分采样信号，传递给下一级的FPGA芯片(3)。该部分共有同步的两路信号输入转换通道。所述时钟产生模块(2)，主要是为ADC转换芯片提供高精度、低抖动的时钟信号，通过一个可编程的低抖动时钟倍频芯片，将一个较低频率的晶振倍频到系统所需的时钟频率，编程控制由FPGA实现，对倍频出来的时钟信号，再经过一片时钟消抖芯片进一步降低时钟的抖动，以满足高速率采样的需要。所述数字信号处理部分的FPGA芯片(3)，由verilog语言编写，完成对可编程的低抖动时钟倍频芯片的初始化设置，并在外部触发信号到来时，启动ADC转化并将ADC转化出的14-bit高速采样数据流，读入FPGA芯片，适当缓存后，传递给DSP芯片(4)。所述数字信号处理部分的DSP芯片(4)，接收到FPGA芯片(3)传递过来的高速采样数据流后，通过综合数字校正算法，抑制并消除各并行通道采样数据间的失配误差，从而得到真正精确的采样数据。所述千兆网口传输模块(6)，主要是在DSP芯片(4)的控制下，将经过校正得到的采样数据，通过千兆网口上传到上位机等存储分析设备中。在本发明中，时间交错是指对于两路相位差为180度的时钟信号作为采样驱动信号，所述采样驱动信号的上升沿交替出现，ADC芯片由所述采样驱动信号的上升沿作为触发进行采样，使两路时钟信号的频率产生倍频效果。本发明数据采集系统特点在于：1)在很多应用场合所要采样的信号会很微弱，这对数据采集系统提出了一定的挑战。本系统为了能采集到微弱的信号，特别设计了信号输入放大电路，可采集到正负0.5伏内的模拟电信号。2)本系统的时钟产生模块的特别设计极大地增强了系统的灵活性。首先，使用较低的晶振倍频获得较高的频率，避免了使用高成本的高频晶振，又通过时钟消抖芯片的处理，进一步保证了高频采样时时钟所需的低抖动性；第二，通过FPGA可对时钟倍频芯片的倍频数进行可编程控制，实现了在不改变硬件结构的前提下，软件灵活调整不同的采样率，以满足不同的采样需求；第三，双通道的同步采样设计，在可编程时钟设计的控制下，可实现不同采样频率下的同步双通道和独立单通道的灵活使用。从而实现高速采样。3)采样国际先进的AD芯片，是高速高精度采集系统实现的硬件基础，同时也保证了采样数据的精确性和可靠性。4)本系统采用的FPGA与DSP组合的架构，一方面，完成了高速采样数据流的缓存和传输，另一方面，配合灵活方便的综合数字校正算法，可抑制和消除系统采样误差，保证高速高精度的准确采样，降低硬件设计难度以及整体成本。5)系统模拟部分和数字部分的分开设计，可实现良好的可扩展性，方便快捷地完成系统的维护和升级，缩短系统的开发时间，同时可根据应用场合的不同进行灵活调整。6)系统中千兆网口的设计能方便上位机等存储分析设备的接受。附图说明图1是本发明基于时间交错采样的高速高精度数据采集系统整体结构图。图2是本发明信号阻抗匹配转换部分结构图。图3是本发明系统时钟产生部分结构图。图4是本发明采样工作流程图。图5是本发明采样时钟信号对比图。图6是本发明信号阻抗匹配转换模块的电路原理图。图7A、图7B、图7C和图7D是本发明时钟产生模块的电路原理图。1.信号阻抗匹配转换模块2.时钟产生模块3.FPGA芯片4.DSP芯片5.高速差分信号接口模块6.千兆网口传输模块具体实施方式下面将结合附图对本发明做进一步的详细说明。参见图1所示，本发明设计了一种基于时间交错采样的高速高精度数据采集系统，该数据采集系统分为模拟信号采集部分和数字信号处理部分，两部分之间通过高速差分信号接口模块5连接；其中，模拟信号采集部分包括信号阻抗匹配转换模块1和时钟产生模块2；数字信号处理部分包括FPGA芯片3、DSP芯片4和千兆网口传输模块6。所述FPGA芯片采用Spartan6系列，所述DSP芯片采用TMS320C6455。信号阻抗匹配转换模块1和时钟产生模块2的电路原理如图6、图7A、图7B、图7C和图7D所示。信号阻抗匹配转换模块1：在本发明的信号阻抗匹配转换模块1中，当触发采样信号C7到来时，FPGA芯片3会发出第一ADC采集信号K3；该K3经高速差分信号接口模块5输出第二ADC采集信号K5，从而启动ADC采集过程；对采集到的微弱小信号M_in转化为14bit的数字差分采样信号M1；该M1经高速差分信号接口模块5输出第一差分信号M5；该M5经FPGA芯片3输出第二差分信号D3；D3再经DSP芯片4，而后由千兆网口传输模块6输出第三差分信号D_out。整个的高速高精度数据采集是在采样时钟T2下进行的。在本发明中，微弱小信号是指幅值为±0.5V、频率为0～100MHz的信号。在本发明中，信号阻抗匹配转换模块1采用双通道结构，即对采集到的微弱小信号M_in分别经第一信号采集通道和第二信号采集通道，两路信号输入转换通道的采样时钟T2同步，用于对采集到的微弱小信号M_in进行幅值放大并转换成差分信号输出，输出的是转化为14bit的数字差分采样信号。参见图2所示，信号阻抗匹配转换模块1包括有第一输入阻抗匹配单元111、第一差分信号放大器112、第一延时器113、第一ADC芯片114、第二ADC芯片115、第二输入阻抗匹配单元121、第二差分信号放大器122、第二延时器123、第三ADC芯片124和第四ADC芯片125；其中，第一输入阻抗匹配单元111、第一差分信号放大器112、第一延时器113、第一ADC芯片114和第二ADC芯片115构成第一信号采集通道；第二输入阻抗匹配单元121、第二差分信号放大器122、第二延时器123、第三ADC芯片124和第四ADC芯片125构成第二信号采集通道。第一信号采集通道采样得到的信号记为第一通道信号M_in_1。第二信号采集通道采样得到的信号记为第二通道信号M_in_2。在本发明中，对采集到的第一通道信号M_in_1在第一输入阻抗匹配单元111中进行50欧的阻抗匹配处理，输出第一匹配后信号M111；第一匹配后信号M111在第一差分信号放大器112中进行幅值放大并由单端信号转换为差分信号，输出第一差分信号M112；该第一差分信号M112分别输出给第一ADC芯片114、第二ADC芯片115。在本发明中，对采集到的第二通道信号M_in_2在第二输入阻抗匹配单元121中进行50欧的阻抗匹配处理，输出第二匹配后信号M121；第二匹配后信号M121在第二差分信号放大器122中进行幅值放大并由单端信号转换为差分信号，输出第二差分信号M122；该第二差分信号M122分别输出给第三ADC芯片124、第四ADC芯片125。其中，第一通道信号M_in_1和第二通道信号M_in_2是图1中的模拟输入信号M_in。时钟产生模块2：参见图2所示，时钟产生模块2用于产生采样时钟T2，所述采样时钟T2是超低抖动的正弦信号，频率可编程控制，最高不超过400MHz；第一延时器113对采样时钟T2进行180度相位延时处理，得到第一延时时钟T113；第二延时器123对采样时钟T113进行180度相位延时处理，得到第二延时时钟T123；所述第一延时时钟T113、第二延时时钟T123与采样时钟T2的区别如图5所示。第一ADC芯片数据114和第二ADC芯片数据115的采样时间相差采样时钟信号T2的半个周期，两个数据交替复现得到完整的数字信号。第一ADC芯片114，当接受到第二ADC采集信号K5的启动指令后，依据采样时钟T2对第一差分信号M112进行采样处理转化为14bit的数字差分采样信号输出，记为第一路差分信号D114。第二ADC芯片115，当接受到第二ADC采集信号K5的启动指令后，依据第一延时时钟T113对第一差分信号M112进行采样处理转化为14bit的数字差分采样信号输出，记为第二路差分信号D115。第三ADC芯片124，当接受到第二ADC采集信号K5的启动指令后，依据采样时钟T2对第二差分信号M122进行采样处理转化为14bit的数字差分采样信号输出，记为第三路差分信号D124。第四ADC芯片125，当接受到第二ADC采集信号K5的启动指令后，依据第二延时时钟T123对第二差分信号M122进行采样处理转化为14bit的数字差分采样信号输出，记为第四路差分信号D125。本发明中，差分放大器采样TI公司的THS4509高速差分放大芯片；ADC转换芯片采用TI公司的ADS5474芯片，单片AD芯片的采样速率可达400MSPS，14bit。参见图3所示，在本发明的时钟产生模块2中，其包括压控晶振311、可编程时钟倍频芯片312和时钟消抖芯片313。所述时钟晶振提供稳定时钟源，由时钟倍频模块及其外围电路提供250MHz的倍频时钟，所述倍频模块的倍频倍数由FPGA芯片通过总线以命令字的方式控制。所述倍频时钟以差分的形式输入时钟消抖同步模块中，进行同步及消抖的处理。所述时钟消抖同步模块的工作模式由FPGA芯片通过总线以命令字的方式控制。所述时钟消抖同步模块将倍频时钟同步输出两对同相差分时钟信号和一对相位延迟差分时钟信号。所述相位延迟差分时钟信号输出的相位延迟为180度。所述两对同相差分时钟信号分别给进CLK_ADC1和FPGA芯片中。所述相位延迟差分时钟信号给进CLK_ADC2中。所述CLK_ADC1及CLK_ADC2在两对同相反向差分时钟信号的触发下，交替采样。压控晶振的供电电压为3.3V，LVCOMS输出，产生正弦频率信号T311；可编程时钟倍频芯片312,接受FPGA芯片3的倍频配置指令K1，将T311倍频到需要的时钟信号T312；时钟消抖芯片313接受FPGA芯片3的配置指令K2，对时钟信号T312进行进一步的消抖处理，得到超低抖动的时钟信号T2输出。在本发明中，时间交错是指对于两路相位差为180度的时钟信号作为采样驱动信号，所述采样驱动信号的上升沿交替出现，ADC芯片由所述采样驱动信号的上升沿作为触发进行采样，使两路时钟信号的频率产生倍频效果。具体地说，请参见图5所示，ADC采样芯片在时钟信号触发下完成一次采样时ADC_DRY信号会发生电平跳变，所述ADC_DRY信号由ADC芯片产生，当ADC芯片完成一次数据采集并完成数据总线更新时，ADC_DRY信号发生一次电平跳变。所述ADC_DRY信号作为FPGA芯片内部FIFO数据写入时钟，使信号交替写入。FPGA芯片内部写入数据时，需要根据电路设计的布线长度对时钟做相应的延迟调整。两路ADC产生的ADC_DRY信号相位差为90度，细微差别需要补偿。布线长度不同，所述的延迟相位不同，与布线长度成正相关。FIFO1和FIFO2分别对应写入CLK_ADC1和CLK_ADC2的数据。由于CLK_ADC1和CLK_ADC2是交替采样，因此，在FIFO1和FIFO2向外排数之前需要调整数据的顺序。另开辟一段FIFO，所述FIFO的写时钟与所述FIFO1和FIFO2的读时钟为同一个时钟，起到与前面的时钟域隔离的作用，以减小信号扇出。所述FIFO1和FIFO2与所述FIFO之间的数据总线由switch模块控制。数据交替写入FIFO中。所述switch模块和所述FIFO1与FIFO2的读时钟需匹配时序，均由控制模块统一控制。FIFO的数据排出与外部存储设备的数据写入均由控制模块控制，以匹配时序。在本发明中，如图2所示的时钟产生模块2产生的采样时钟信号T2传输至第一ADC芯片114和第二ADC芯片115之间的电路布线长度存在误差，相应的时延误差为第二ADC芯片115所接受时钟的上升沿时刻减去第一ADC芯片114上升沿时刻，令为Δt11。第一ADC芯片114和第二ADC芯片115之间对时钟信号的响应时间存在差异，令为Δt12。令时钟信号T2周期的长度为T。在本发明中，如图2所示的时钟产生模块2产生的采样时钟信号T2传输至第三ADC芯片124和第四ADC芯片125之间的电路布线长度存在误差，相应的时延误差为第四ADC芯片125所接受时钟的上升沿时刻减去第三ADC芯片124上升沿时刻，令为Δt21。第三ADC芯片124和第四ADC芯片125之间对时钟信号的响应时间存在差异，令为Δt22。令时钟信号T2周期的长度为T。在本发明中，对于第一ADC芯片114与第二ADC芯片115之间、第三ADC芯片124与第四ADC芯片125之间存在的采样时间误差的校正步骤如下：AA步骤，计算第一ADC芯片114与第二ADC芯片115之间采样时间误差所占时钟周期的比例第三ADC芯片124与第四ADC芯片125之间采样时间误差所占时钟周期的比例AB步骤，如果X1-0.5＜-0.05则通过FPGA芯片将给第二ADC芯片115的时钟相位延迟(X1-0.5)×360°；AC步骤，如果X1-0.5＞+0.05则通过FPGA芯片将给第一ADC芯片114的时钟相位延迟(X1-0.5)×360°；AD步骤，如果X2-0.5＜-0.05则通过FPGA芯片将给第四ADC芯片125的时钟相位延迟(X2-0.5)×360°；AE步骤，如果X2-0.5＞+0.05则通过FPGA芯片将给第三ADC芯片124的时钟相位延迟(X2-0.5)×360°；对于X1-0.5∈[-0.05,+0.05]、X2-0.5∈[-0.05,+0.05]为时间误差的允许范围。由于触发采样信号C7和时钟信号T2不是由同一个时钟源驱动，每次触发采样信号的开始时刻在时钟信号周期中的位置存在偏差。在采样信号实时显示时，呈现采样信号抖动现象。用偏移量Δtp来表示这种偏差的大小，偏移量的计算方式是：触发采样信号上升沿时刻与时钟信号当前周期内的上升沿时刻之间的差的误差校正为：首先计算时钟源误差所占时钟周期的比例如果Y＞0.5则通过DSP芯片丢弃所采集信号的首个数据；如果Y≤0.5则通过DSP芯片传输所有的采集数据。本发明中，可编程时钟倍频芯片采用TI公司的CDCE421A，时钟消抖芯片采用的是TI公司的CDCM7005，两款芯片均可以由FPGA可编程控制，相互配合可实现多种不同频率采样时钟的输出。参见图4所示，本发明采集系统的整体工作流程如下。系统启动后，首先会进行系统初始化，该过程主要有FPGA芯片内部数据缓存的设置，该设置包括数据接收长度、IO口的数据接收等待等，其中数据接收长度可编程控制，调节范围28～218；FPGA芯片对时钟倍频芯片和时钟消抖芯片的初始化参数设置，该参数包括时钟倍频芯片的倍频倍数、时钟消抖芯片的相位设置等，其中倍频倍数默认为8，相位设置默认为0，如图3中所示。DSP芯片对千兆网口的初始化设置，该设置包括将网口传输速率设置到千兆级别以及接收传输数据的准备等。在完成系统初始化后，系统将处于等待状态；当触发采样信号C7(可外部触发，也可由上位机软件触发)到来时，FPGA芯片会启动ADC采集，该过程主要通过FPGA发出启动指令给前端ADC芯片，如图1、图2所示；ADC转换得来的14bit的高速数字差分采样数据流，进入FPGA芯片的FIFO缓冲区，主要完成数据分流，实现高速数据流的低速缓存，同时，关闭ADC转换；当DSP芯片接收到采样数据后，立即进行综合数字误差算法校正；当校正完成后，通过千兆网口模块6将数据输出；传输完成后系统等待下次采样触发信号。当前第1页1 2 3