一种基于CPLD的数字信道机接口电路的制作方法

本发明涉及采用ARM芯片与数字信道机进行数据传输通信的数字接口电路，特别是涉及一种基于CPLD的数字信道机接口电路。

背景技术：

目前我国铁路无线列调系统正处于由450MHz模拟制式向400MHz数字制式升级换代的阶段，市场上广泛使用的主流400MHz数字信道机如XIR M6600系列和XIR M8200系列等采用的外部控制通信接口为128位SSI总线接口，接口电平一般为1.8V。该总线接口将每帧数据分成8个时隙，每个时隙具有16位数据，以此实现对数据总线的时分复用，将前2个总线时隙用作信道机内部通信使用，后6个总线时隙用作外部控制器与信道机通信使用。我国铁路无线列调系统电台设备控制芯片目前普遍采用ARM处理器，如LPC1700系列、LPC4300系列等，ARM处理器成本低，性能优良，使用技术成熟。一般ARM芯片的SSI总线接口为4—16位可配置数据总线，接口电平一般为3.3V，因此ARM芯片一般无法与XIR M6600系列和XIR M8200系列等主流数字信道机的外部控制接口直接进行数据通信。

能够与的128位数字信道机SSI总线接口直接进行数据通信的处理器型号极少，且使用新型号的处理器芯片需要建立相应的软件编译环境，则延迟产品研发周期，增加研发成本。

技术实现要素：

鉴于现有技术存在的问题，本发明的目的是提供一种基于CPLD的数字信道机接口电路。本接口电路主要由CPLD芯片和带有三态输出的门电路芯片构成；CPLD的I/O Bank 2部分采用1.8V供电，其I/O接口作为数字信道机接口；I/O Bank 1部分采用3.3V供电，其I/O接口作为ARM芯片接口；带有三态输出的门电路作为向数字信道机发送数据的通道。通过CPLD芯片对数字信道机通信接口数据和ARM通信接口数据进行时序转换和接口电平桥接，从而实现ARM芯片与数字信道机的数据传输通信。

本电路设计继续使用LPC1700系列、LPC4300系列等ARM处理器作为控制芯片，能够有效的利用既有软件编译环境和硬件电路设计经验，极大的缩短研发周期，节约研发成本，并能够更好的保证设备的可靠性。

本发明采取的技术方案是：一种基于CPLD的数字信道机接口电路，其特征在于：包括型号为5M40ZE64I5的CPLD芯片和型号为74LV1T125带有三态输出的门电路芯片；所述 CPLD芯片的I/O Bank1部分供电引脚VCCIO1连接DC3.3V供电，I/O Bank2部分供电引脚VCCIO2连接DC1.8V供电；CPLD芯片I/O Bank1部分的1引脚、2引脚、3引脚、4引脚、5引脚分别连接ARM芯片的SSI总线帧同步SSP0_FSYNC引脚、SSI总线时钟SSP0_SCK引脚、SSI总线数据SSP0_MOSI引脚、SSI总线数据SSP0_MISO引脚，与ARM芯片进行数据通信；CPLD芯片I/O Bank2部分的63引脚、42引脚、62引脚分别连接数字信道机外部控制接口的SSI总线帧同步SSI_FSYNC引脚、SSI总线时钟SSI_SCK引脚、SSI总线数据SSI_MOSI引脚；CPLD芯片的I/O Bank 2部分的60引脚连接三态输出门电路芯片的OE引脚，控制门电路输出状态；三态输出门电路芯片的输入引脚A连接CPLD芯片I/O Bank2部分的61引脚，三态输出门电路芯片的输出引脚Y连接数字信道机外部控制接口的的SSI总线数据SSI_MISO引脚，作为数据传输通道。

本发明的有益效果是：实现了LPC1700系列、LPC4300系列等ARM处理器芯片与XIR M6600系列和XIR M8200系列等数字信道机通信的数据通信，从而在铁路通信的数字化过程中更好的利用即有技术条件，在更好的保证设备可靠性的同时缩短了铁路400MHz数字通信电台的研发周期，节省了研发成本。

附图说明

图1为本发明原理示意图；

图2为本发明数据时序转换示意图。

具体实施方式

为了更清楚的理解本发明，以下结合附图和实施例详细描述。

如图1、图2所示，一种基于CPLD的数字信道机接口电路包括CPLD芯片和带有三态输出的门电路芯片，其中CPLD芯片采用5M40ZE64I5N芯片，带有三态输出的门电路芯片采用74LV1T125芯片。

CPLD芯片的I/O Bank1部分供电引脚VCCIO1连接DC3.3V供电，I/O Bank2部分供电引脚VCCIO2连接DC1.8V供电；CPLD芯片I/O Bank1部分的1引脚、2引脚、3引脚、4引脚、5引脚分别连接ARM芯片的SSI总线帧同步SSP0_FSYNC引脚、SSI总线时钟SSP0_SCK引脚、SSI总线数据SSP0_MOSI引脚、SSI总线数据SSP0_MISO引脚，与ARM芯片进行数据通信；CPLD芯片I/O Bank2部分的63引脚、42引脚、62引脚分别连接数字信道机外部控制接口的SSI总线帧同步SSI_FSYNC引脚、SSI总线时钟SSI_SCK引脚、SSI总线数据SSI_MOSI引脚；CPLD芯片的I/O Bank 2部分的60引脚连接三态输出门电路芯片的OE引脚，控制门电路输出状态；三态输出门电路芯片的输入引脚A连接CPLD芯片I/O Bank2部分的61引脚，三态输出门电路芯片的输出引脚Y连接数字信道机外部控制接口的的SSI总线数据SSI_MISO引脚，作为数据传输通道。

以下参照图1、图2详细描述本设计工作原理：CPLD芯片的I/O Bank1部分供电引脚VCCIO1连接DC 3.3V供电，I/O Bank1部分I/O引脚的信号电平为3.3V，该部分的I/O引脚作为连接ARM处理器芯片使用； CPLD芯片的I/O Bank2部分供电引脚VCCIO2连接DC 1.8V供电，I/O Bank2部分I/O引脚的信号电平为1.8V，该部分的I/O引脚作为连接数字信道机通信接口使用，从而实现ARM处理器芯片和数字信道机通信接口的信号电平桥接。

在数字信道机与ARM处理器进行数据通信的SSI总线上，数字信道机为主设备，ARM处理器为从设备。CPLD芯片的引脚63作为输入I/O接口连接数字信道机通信接口SSI总线的帧同步信号引脚SSI_FSYNC，引脚1、2作为输出I/O接口分别连接ARM处理芯片的外部中断输入引脚INT0和SSI总线帧同步信号引脚SSP0_FSYNC。CPLD芯片将输入的SSI_FSYNC信号进行电平转换后输出到ARM处理器的INT0引脚，作为帧同步信号；同时在SSI_FSYNC信号基础上每个周期内增加7个有效信号，将SSI_FSYNC信号周期均分为8份，即对应每个时隙有一个同步信号，将该信号进行电平转换后输出到ARM处理器芯片的SSP0_ FSYNC引脚,作为时隙同步信号；CPLD芯片的引脚42作为输入时钟信号接口连接数字信道机通信接口SSI总线的时钟信号引脚SSI_SCK，引脚3作为输出I/O接口连接ARM处理芯片的SSI总线时钟信号引脚SSP0_SCK。CPLD芯片将输入的SSI_SCK信号作为自身工作时钟，同时将SSI_SCK信号进行电平转换后输出到ARM处理器的SSP0_SCK引脚,作为SSI总线时钟信号。

CPLD芯片的引脚62作为输入I/O接口连接数字信道机通信接口SSI总线的数据发送引脚SSI_MOSI，引脚4作为输出I/O接口连接ARM处理芯片的SSI总线数据接收引脚SSP0_MOSI。CPLD将输入的SSI_MOSI数据信号进行电平转换后输出到ARM处理器的SSP0_ MOSI引脚。

CPLD芯片的引脚61、60作为输出I/O接口分别连接带有三态输出的门电路芯片的输入引脚A和使能引脚OE，引脚5作为输入I/O接口连接ARM处理芯片的SSI总线数据发送引脚SSP0_MISO；带有三态输出的门电路芯片输出引脚Y连接数字信道机通信接口SSI总线的数据接收引脚SSI_MISO。CPLD芯片将输入的SSP0_MISO数据信号进行电平转换后输出到门电路芯片的输入引脚A，同时在每帧SSI总线数据的前2个时隙向门电路芯片的使能引脚OE输出低电平信号，使时隙1、时隙2时门电路输出为高阻态，避免对数字信道机SSI总线的时隙1、时隙2数据造成干扰；在每帧SSI总线数据的后6个时隙向门电路芯片的使能引脚OE输出高电平信号，使时隙3至时隙8时门电路将输入的数据透传到数字信道机的SSI_MISO引脚。

ARM处理器芯片将SSI总线配置为16位总线，利用INT0引脚的帧同步信号对SSI总线上的数据进行组帧处理，即可通过本接口电路实现与数字信道机外部通信接口的数据通信。