可组态的水轮机组振动摆度状态监测装置及数据采集方法与流程

本发明属于水轮机组状态监测技术领域，具体涉及一种可组态的水轮机组振动摆度状态监测装置，还涉及一种基于此装置的高速数据采集方法。

背景技术：

在水电厂的运行设备中，水轮机组是非常重要且关键的主设备，其结构复杂，由主轴、定子、转子、上机架、下机架、顶盖等多个复杂部件组成。由于水轮机组不断需要受水力推动，工作环境较为恶劣，作为一种旋转机械，其最常见、最主要的故障是振动故障。早期对水轮机组的检修是定期停机时通过进行人工检查的方式进行，随着水轮机组老化，就需要经常停机检查，造成水电厂运行成本增加，同时也无法及时发现机组运行时的隐患或缺陷，也无法准确定位出隐患或缺陷的位置。后来随着技术手段的不断发展，通过在水轮机组各部件上安装振动、摆度等各种测量传感器，通过采集并计算这些传感器的振动、摆度、轴向位移、压力脉动、气隙等数据，就可以在线监测水轮机组主轴及相关零部件的运行状态。国家标准也要求，在大型水轮机组上必须设计振动摆度在线监测装置，中小型水轮机组也可参照进行。

由于水轮发电机组种类也较多，如混流式机组、轴流式机组、贯流式机组、冲击式机组等，其测点配置数量也不一样，即使是同一种类型机组，各个发电厂对测点数量和位置的设计也不尽相同，特别是中小型水轮机组和大型水轮机组，其测点数量差别更大。

现有对水轮机组振动摆度等传感器的数据采集方法，一种是在各传感器测点位置分散设计单独采集装置，然后通过通讯的方式汇集所有测点数据，在后台进行分析和处理。后来由于这种方法对采样数据处理的不及时，无法及时进行故障或隐患判断，后来发展成一种集中式采集方式，即把各种测点数据采集模块放在同一个装置类，在现地就可以进行数据采集、分析很判断。

一般集中式水轮发电机组振动摆度数据采集装置，一般测点数比较固定，都是按照大型机组的配置要求设计的，如果需要配置成测点少的中心型水轮机组，在硬件上和嵌入式软件都要做较大的修改，自适应能力较差，另外其高速采集模块之间采用软件对时方式实现采样通道数据的对齐。

不管是在各测点分散采集，还是集中在一个装置内进行数据采集，在后来对水轮机组振动、摆度、轴向位移、压力脉动、气隙等采样数据的分析并进行故障判断时，发现水轮机组不稳定或故障时，这些部件数据具有时间上的相关性，某些测点间需要进行相关性计算和分析，即要求最好在同时刻对水轮机组的各位置传感器的数据进行采集，才能对设备的运行状态进行准确的分析和判断。而分散采集的装置，虽然各独立装置进行了一定的对时处理，也只是精确到毫秒级，甚至秒级。而原来的集中式采样装置，虽然可采集模块放在同一装置内部，各模块之间也是采取对时方式，仅一个采集模块内部通道才能实现同步同时刻采样，而模块之间依然存在数据采样时刻不一致的情况，各测点的采样数据时间误差取决于对时方式和和模块内部的定时精度，对于振动摆度等这些高频信号，需要的采样率达到1KHz、 10KHz，甚至更高，如果对时精度不高，各数据采样点会错位严重，造成进行相关运算或其他分析处理时不能准确反映水轮机组真实的运行状态。

另外，测点分散采集装置虽然可以根据机组不同、电厂要求不同灵活配置采集装置，但是由于前述分散对时、采样非同步等原因，为其配置高精度对时系统，也带了成本过高。而早期的集中式采集装置，装置的测点数量一定，需要按照水轮机组最大测点数量进行配置，造成该装置只能用在大型水轮机状态监测装置中，如果安装在中小型水轮机组，要么需要重新设计、修改估计，要么会造成测点硬件配置数量的浪费。

综上所述，现有技术中水力发电厂中的水轮发电机组振动摆度实时状态监测，存在测点布置数量不同、采样频率要求高、数据量大及各测点采样数据难以同步性问题。

技术实现要素：

本发明的目的在于克服现有技术中的不足，提供了一种可组态的水轮机组振动摆度状态监测装置及数据采集方法，采样通道数量可以根据机组类型或测点数量的不同自由配置，可实现多达84个通道的高速采样，所有通道采样数据均为同时刻采样，保证后续数据分析的准确性和有效性。

为解决上述技术问题，本发明提供了一种可组态的水轮机组振动摆度状态监测装置，其特征是，包括电源模件、中央处理器模件、多路高速模拟信号采集模件以及模件底板；

其中电源模件、中央处理器模件以及多路高速模拟信号采集模件依次排序可插拔地设置在模件底板上；

电源模件的输出端提供工作电源至中央处理器模件及多路高速模拟信号采集模件；

中央处理器模件包括用于通道配置的嵌入式处理器模块和用于控制采样时序的FPGA模块；嵌入式处理器模块和FPGA模块之间通过总线连接；以向FPGA模块传输接收自上位机的通道配置信息以及接收FPGA模块上传的采样数据；

高速模拟信号采集模件包括CPLD模块和用于模数转换的 AD模块，AD模块的输入端采集部署在水轮机组的各传感器输出的模拟信号；FPGA模块通过并行总线与各路高速模拟信号采集模件中的CPLD模块连接；CPLD模块连接AD模块；

FPGA模块通过各路CPLD模块同时向各AD模块输出采样时序，控制各路AD模块同时采样数据，采样数据完成后，FPGA模块依次读取各路AD模块的采样数据，并将采集数据上传至嵌入式处理器模块中。

进一步的，每路AD模块中包括两个AD单元。

进一步的，FPGA模块在其内部存储空间开辟两个用于存储采样数据的缓冲区，两个缓冲区进行乒乓操作。

进一步的，高速模拟信号采集模件的通道数量范围为1~84。

相应的，本发明还提供了一种基于上述可组态的监测装置的数据采集方法，其特征是，包括：

采样时钟到来，FPGA发出采样信号SAMCLK启动采样，所有通道AD同时进行数据采集，采样结束后AD返回ADBUSY信号；

FPGA接收到第一个通道AD的ADBUSY信号时，开始从第一个通道依次读取所有通道AD的采样值，以上传至嵌入式处理器模块；

下一个采样时钟到来，重复以上过程，不断进行采样。

进一步的，在FPGA内部开辟两个数据缓冲区，两个缓冲区进行乒乓操作。

进一步的，两个缓冲区的存储空间均按照通道数量均分，各通道每次采样的数据按照分配的地址空间顺序存储。

进一步的，将缓冲区内一个通道的采样数据称为一个片段，缓冲区产生满标志信号的同时，保存片段序号信息；然后在读取数据时按照片段序号进行数据拼接。

与现有技术相比，本发明所达到的有益效果是：

1）可以根据水轮机组不同及测点数量不同，硬件可灵活配置高速采样模件数量，实现可组态硬件配置，扩大了装置的适应范围，方便现场对测量和监测的配置进行修改；

2）各通道AD的采样时钟均由FPGA一个信号进行控制，所有通道同时刻启动采样，保证所有测点采样数据均为一个时刻的，为水轮机组状态监测提供更为准确的原始采样数据，便于后续分析和处理；

3）FPGA内部开辟两个缓冲区，两个缓冲区进行乒乓操作从而实现采样不停顿与数据获取不丢失；并且数据按片段保存、拼接采样数据，实现该通道在时间上连续不断的数据采样和保存。

附图说明

图1为本发明监测装置的原理框图；

图2为本发明实施例中中央处理器内部嵌入式处理器和FPGA模块之间的局部总线接口；

图3为本发明实施例中FPGA和高速采集模件之间的自定义高速并行总线接口；

图4为本发明数据采集方法的原理框图；

图5为本发明中FPGA内部两个数据缓冲区的原理框图；

图6为本发明实施例中FPGA内部缓冲区保存数据的格式框图。

具体实施方式

下面结合附图对本发明作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。

组态 ：“组态 (Configure)”的含义是“配置”、“设定”、“设置”等意思，是指用户通过类似“搭积木”的简单方式来完成自己所需要的功能，而不需要重新编写计算机程序，也就是所谓的“组态”。

本发明的一种可组态的水轮机组振动摆度状态监测装置，如图1所示，包括电源模件、中央处理器模件、多路高速模拟信号采集模件以及模件底板，

其中电源模件、中央处理器模件以及多个高速模拟信号采集模件依次排序可插拔地设置在模件底板上；

电源模件的输出端提供工作电源至中央处理器模件及多个高速模拟信号采集模件；

中央处理器模件包括用于通道配置的嵌入式处理器模块和控制采样时序的FPGA模块；嵌入式处理器模块和FPGA模块之间通过总线连接；以向FPGA模块传输接收自上位机的通道配置信息以及接收FPGA模块上传的采样数据；

高速模拟信号采集模件包括CPLD模块和模数转换的 AD模块，AD模块的输入端采集部署在水轮机组的各传感器输出的模拟信号；FPGA模块通过并行总线与各路高速模拟信号采集模件中的CPLD模块连接；以向CPLD模块传输采样时序以及接收CPLD上传的采样数据；CPLD模块连接AD模块；以接收CPLD模块发出的采样时序以及向CPLD模块上传采样数据；

FPGA模块通过各路CPLD模块同时向各AD模块输出采样时序，控制各路AD模块同时采样数据，采样数据完成后，FPGA模块依次读取各路AD模块的采样数据，并将采集数据上传至嵌入式处理器模块中。

本发明实施例中，除模件底板外，各个模件均为独立外壳模件，其中电源模件和中央处理器模件为必配，而高速模拟信号采集模件可以根据机组大小、测点数量进行简单灵活选配高速模拟信号采集模件数量，可以是图 1 所示的包括高速模拟信号采集模件1的1路通道，也可以是包含高速模拟信号采集模件1、高速模拟信号采集模件2以及高速模拟信号采集模件3构成的3路通道；还可以包含高速模拟信号采集模件1、高速模拟信号采集模件2…… 高速模拟信号采集模件n构成的n 路通道，本实施例中最多可以配置84个通道。只需要把需求特定数量的高速模拟信号采集模件插入模件底板，上位机（PC 机）进行简单设置中央处理器模件，即可完成现场配置的修改。扩大了装置的适应范围，方便现场对测量和监测的配置进行修改。

中央处理器模件包括现有技术中的PowerPC嵌入式处理器模块和Xilinx现场可编程门阵列模块（本文中简称FPGA）；其中FPGA负责对所有通道的采样时序进行管理，完成数据获取、缓存、预处理和运算等，嵌入式处理器主要负责通道配置、参数加载，同时对FPGA获取的数据进行整理以及对外通讯等功能。

本发明实施例中，上位机对本发明可组态监测装置进行组态时，由上位机（PC 机）通过以太网和可组态监测装置相连。在相应的通讯参数设置完毕后，在上位机（PC 机）环境中对所需的所述可组态监测装置的控制功能进行软件组态，经编译处理成功后通过以太网下载到所述可组态监测装置的嵌入式处理器中，从而完成多所述可组态监测装置的组态配置。嵌入式处理器根据测点数量所配置的硬件信息，设置通道数量和采样频率，并下载至FPGA中。

中央处理器模件的嵌入式处理器模块与FPGA模块之间采用嵌入式处理器自带的局部总线（Local Bus）进行数据交互，其与FPGA模块之间的接口信号定义如图2所示，包括Addr地址线、Data数据线以及片选CS、写使能WE和数据输出使能OE信号等，通讯速率可达66MHz。嵌入式处理器接收到的通道配置信息通过该总线传输至FPGA中，FPGA也是通过该总线把采样数据数据结果传输至嵌入式处理器中。

高速模拟信号采集模件采用现有技术中复杂可编程逻辑器件（CPLD）和2个高速多通道模数转换器模块（简称AD）组成，实现对传感器信号进行高速采样、时序控制、简单的数据处理以及与FPGA的高速控制总线的接口功能。多通道AD模块的输入端采集部署在水轮机组的各传感器输出的模拟信号， AD模块将模拟信号转换为数字信号输出至CPLD。本实施例中AD模块包括AD1和AD2，每个AD为8位，则每个采样数据为2字节16位。

中央处理器模件的FPGA模块与多个高速模拟信号采集模件中的CPLD模块通过自定义高速并行总线连接，该总线如图3所示，其中EXA为地址总线，EXD为数据总线，EXWR_n为写使能有效信号，EXRD_n为读使能有效信号，EXRST为复位信号，SAMCLK为采样时序，ADBUSY为采样完成信号。把FPGA输出的采样时钟信号SAMCLK直接和所有高速模拟信号采集模件中的AD模块的采样时钟相连，可以实现所有AD同时采样，在该时钟SAMCLK上升沿AD进行数据采集（采集水轮机组振动摆度传感器输出的模拟信号），采样结束后采样数据保存在AD的内部寄存器中，并输出ADBUSY低电平，表示本次采样结束，AD内有数据可以读取；FPGA收到该信号之后，FPGA开始读取采样数据，先使读使能信号EXRD_n低电平有效，通过EXA地址总线依次选通各通道的CPLD，就可以通过EXD数据总线以及AD_CS1和AD_CS2片选信号，先后读取两个AD内部的采样数据。

因此，本发明可以同时启动所有测点的采样，保证所有测点采样数据均为一个时刻的，为水轮机组状态监测提供更为准确的原始采样数据，便于后续分析和处理。

相应的，本发明的基于上述可组态的监测装置的数据采集方法，包括：

采样时钟到来，FPGA发出采样信号SAMCLK启动采样，所有通道AD同时进行数据采集，采样结束后AD返回ADBUSY信号；

FPGA接收到第一个通道AD的ADBUSY信号时，开始从第一个通道依次读取所有通道AD的采样值，以上传至嵌入式处理器模块；

下一个采样时钟到来，重复以上过程，不断进行采样。

FPGA与多个高速模拟信号采集模件之间接口如图4所示，所有AD采样的时钟信号SAMCLK，均通过CPLD电路直接连接在一起，受中央处理器模件上的FPGA控制，一旦FPGA启动采样，SAMCLK上升沿时，所有AD同时进行数据采集，采样结束后AD的ADBUSY信号由高变低，表示第一次采样结束，FPGA以第一个通道AD的ADBUSY信号低为标志，在第二个采样时钟SAMCLK上升沿到来之前，通过高速并行总线从第一个通道至最后一个通道，依次读取所有通道的AD采样值，并保存至FPGA内部的数据缓冲区中，以备后续嵌入式处理器来读取。第二个采样时钟来之后，又同时启动所有AD采样，采样结束后按照ADBUSY信号标志读取所有通道的采样数据，如此不断进行启动采样、数据获取和数据缓冲，确保高速连续不断采样。

由于AD采样速度很高，嵌入式处理器和FPGA之间的数据总线吞吐率有限，每次采样结束之后，嵌入式处理器是无法及时来读取FPGA的采样数据，造成采样数据丢失，也造成嵌入式处理器负担过重，无法完成其他如通讯及计算等任务。为了保证高速AD不间断采样和采样数据能完整地被嵌入式处理器读取，在FPGA内部设计两个数据缓冲区，如图5所示，分别为buf1缓冲区和buf2缓冲区，进行乒乓操作，即buf1缓冲区为保存AD数据时候，buf2缓冲区数据供嵌入式处理器读取，buf2缓冲区为保存AD数据时候，buf1缓冲区数据供嵌入式处理器读取，如此交替工作。

乒乓缓冲区具体操作及数据保存方式如下，buf1缓冲区和buf2缓冲区的存储空间按照通道数量n均分，各通道AD每次采样的数据按照分配的地址空间顺序存储。

本实施例以84个高速采样通道为例，FPGA内部缓冲区保存数据的格式如图6所示。FPGA内buf1缓冲区大小为42K（字节），buf2缓冲区大小为42K（字节），按照本实施例中通道数为84，将每个缓冲区均分为84个通道区间，第一个通道区间地址为0x00000~0x001FE，第二个通道区间地址为0x00200~0x003FE，……第84个通道区间为0x0A600~0x0A7FE；读取所有通道AD第一个采样数据之后，先放入到buf1缓冲区的0地址、0x00200地址、0x00400地址、0x00600地址、0x00800地址……0x0A600，由于本实施例中一个采样数据占两个字节，因此各通道区间地址之间偏移256个采样，直到所有通道的第一个点的采样值都被保存至缓冲区中。然后继续第二个采样数据，第二个采样结束时，由于每个采样值为两个字节所有数据保存在0+2地址、0x00200+2地址、0x00400+2地址、0x00600+2地址、0x00800+2地址……0x0A600+2地址中。如此不断进行采样和保存，直到buf1缓冲区保存满，产生满标志，通知嵌入式处理器读取缓冲区buf1内的数据，后续的AD采样数据则开始存入buf2缓冲区，buf2缓冲区的划分和数据保存方式参见buf1缓冲区，在此不再赘述。由于FPGA为可并行处理器，采样数据送至buf2时完全不影响buf1内的数据获取，从而实现采样不停顿与数据获取不丢失。

为了便于嵌入式处理器辨认数据并进行处理，把缓冲区内的一个通道256点的采样数据称为一个片段，第一次buf1满时，产生满标志信号的同时，另外在FPGA内部设计一个寄存器来保存片段序号信息，嵌入式处理器在读取缓冲区内数据的同时，也同时知道该数据是该通道的第几个片段，然后在读取数据时按照数据序号进行数据拼接，从而实现该通道在时间上连续不断的数据采样和保存。

如果FPGA内置的RAM容量够大，可以不按照256个点作为片段，而是可以按照512点、1024点、2048点作为片段进行处理，例如各缓冲区大小为84K（字节），则每个通道存储空间为1K，各通道可以存储512个采样值。

本发明数据采集方法实现对于所有通道同步采样和数据保存方式，提供更加准确的原始采样数据供后续分析，从而更加准确的监测水轮机组的运行状态。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变型，这些改进和变型也应视为本发明的保护范围。