冗余控制系统的制作方法
【技术领域】
[0001]本实用新型实施例涉及冗余控制技术，尤其涉及一种冗余控制系统。
【背景技术】
[0002]车辆控制单元(Vehicle control unit，简称VQJ)作为列车上的核心功能单元，也可以成为车辆控制系统，主要用于车辆级的过程控制、故障诊断和存储以及车辆级的通信管理等。
[0003]图1为现有技术V⑶的结构示意图，如图1所示现有技术中，V⑶包括两个处理器，分别为主处理器101和备处理器102，其中该主处理器101和备处理器102之间通过多功能车辆总线(Multifunct1n Vehicle Bus,简称MVB)连接，正常工作时，主处理器101处于激活状态，备处理器102处于热备状态，同时主处理器101通过MVB总线周期性发送心跳信号给备处理器，如果因为主处理器101故障导致备处理器在指定的时间内监测不到心跳信号，则备处理器102切换为激活状态，并继续执行列车控制功能。
[0004]然而，现有技术中备处理器检测不到主处理器的心跳信号，可能包括以下几种原因:一、主处理器缺失发生故障；二、主处理器和备处理器之间的MVB总线发生故障；三、备处理器本身的MVB收发器发生了故障。若备处理器根据第二种或第三种情况进行了切换，则会导致主处理器和被处理器均为激活状态，是的MVB总线上发送冲突，导致VCU的控制功能失效，即降低了 V⑶的可靠性。
【实用新型内容】
[0005]本实用新型实施例提供一种冗余控制系统，从而提高冗余控制系统的可靠性。
[0006]第一方面，本实用新型提供一种冗余控制系统，包括:主处理器、备处理器和冗余控制器；所述冗余控制器分别与所述主处理器和所述备处理器电性连接；所述冗余控制器用于根据所述主处理器和所述备处理器的运行状态，控制所述主处理器和所述备处理器之间的切换。
[0007]结合第一方面，在第一方面的第一种可能实施方式中，还包括:存储器；所述存储器与所述冗余控制器电性连接；所述存储器用于存储所述主处理器和所述备处理器的数据。
[0008]结合第一方面，在第一方面的第二种可能实施方式中，还包括:存储器；所述存储器分别与所述主处理器和所述备处理器电性连接；所述存储器用于存储所述主处理器和所述备处理器的数据。
[0009]结合第一方面至第二种可能实施方式中的任一项，在第一方面的第三种可能实施方式中，所述冗余控制器包括告警模块；所述告警模块用于当所述主处理器和所述备处理器运行状态都异常时发出告警信号。
[0010]结合第一方面至第二种可能实施方式中的任一项，在第一方面的第四种可能实施方式中，所述冗余控制器为基于现场可编程门阵列FPGA的控制器。
[0011]结合第一方面的第二种可能实施方式或第二种可能实施方式，在第一方面的第五种可能实施方式中，所述存储器为静态随机存储器SRAM。
[0012]本实用新型提供一种冗余控制系统，该系统包括:主处理器、备处理器和冗余控制器；所述冗余控制器分别与所述主处理器和所述备处理器电性连接；所述冗余控制器用于根据所述主处理器和所述备处理器的运行状态，控制所述主处理器和所述备处理器之间的切换。从而提高冗余控制系统的可靠性。
【附图说明】
[0013]为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图做一简单地介绍，显而易见地，下面描述中的附图是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0014]图1为现有技术VCU的结构示意图；
[0015]图2为本实用新型一实施例提供的冗余控制系统的示意图；
[0016]图3为本实用新型另一实施例提供的冗余控制系统的示意图；
[0017]图4为本实用新型再一实施例提供的冗余控制系统的示意图。
【具体实施方式】
[0018]为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
[0019]为了克服现有技术中VCU可靠性低的问题，本实用新型实施例提供了一种冗余控制系统。图2为本实用新型一实施例提供的冗余控制系统的示意图，该冗余控制系统可以为V⑶，如图2所示，该冗余控制系统包括:主处理器201、备处理器202和冗余控制器203 ;其中，该冗余控制器203分别与主处理器201和备处理器202电性连接；该冗余控制器203用于根据主处理器201和备处理器202的运行状态，控制主处理器201和备处理器202之间的切换。
[0020]具体地，冗余控制器203控制主处理器201和备处理器202之间的切换的工作原理为:冗余控制器203分别与主处理器201和备处理器202是通过并行总线连接的，负责冗余控制器203监视主处理器201和备处理器202，并控制主处理器201和备处理器202的运行模式:当冗余控制系统上电后，主处理器201和备处理器202启动后随机延时一段时间(2到5秒)后输出有效信号，该有效信号用于表示信号高电平有效，该有效信号是:CPU0K，最先输出CPUOK信号的处理器即为主处理器201，冗余控制器203接收到该信号后，冗余控制器203向主处理器201输出运行信号，当主处理器201接收到运行信号后开始执行列车控制功能，当然，没有接收到运行信号的备处理器202处于热备状态。当主处理器201出现故障时，或主处理器201自检失败导致主动放弃激活状态时，其有效信号变低，那么冗余控制器203给热备状态的备处理器202输出运行信号，使其变为激活状态。最终，冗余控制器203使得只有一个处理器处于激活状态，进而提高冗余控制系统的可靠性。
[0021]进一步地，现有技术中主处理器和备处理器通过MVB总线连接，由于MVB总线通信周期通常设置为32ms，加上总线抖动，其判定时间通常设置为秒级，无法满足更高的控制要求。而本实用新型实施例通过增加冗余控制器可以实现主处理器和备处理器之间的毫秒级快速切换，提高了冗余控制系统的切换效率。同时，主处理器发生故障时，由于看门狗存在，可能会不断的重启和初始化，干扰MVB总线通信。并且备处理器还无法禁止主处理器的工作。而本实用新型实施例中的冗余控制器则可以控制主处理器的不断重启和初始化，并且可以控制主处理器停止工作。保证冗余控制系统的可靠性。
[0022]—种可选方式，上述冗余控制系统还包括存储器；图3为本实用新型另一实施例提供的冗余控制系统的示意图，如图3所示，该冗余控制系统包括:主处理器301、备处理器302、冗余控制器303以及存储器304，其中主处理器301、备处理器302、冗余控制器303与上述的主处理器201、备处理器202、冗余控制器203功能一致，在此不再赘述。该存储器304与冗余控制器303电性连接；存储器304用于存储主处理器301和备处理器302的数据。
[0023]另一种可选方式，图4为本实用新型再一实施例提供的冗余控制系统的示意图，如图4所示，该冗余控制系统包括:主处理器401、备处理器402、冗余控制器403以及存储器404，其中主处理器401、备处理器402、冗余控制器403与上述的主处理器201、备处理器202、冗余控制器203功能一致，在此不再赘述。该存储器404分别与主处理器401和备处理器402电性连接；存储器404用于存储主处理器401和备处理器402的数据。
[0024]上述的存储器可以作为主处理器和备处理器的共享数据区，用于控制信号的同步，保证冗余切换后控制输出的连续性和一致性。主处理器和备处理器通过并行总线访问存储器，将需要同步的控制数据写入该存储器，发生冗余切换时，切换后的备处理器从存储器读取同步数据，可以实现控制同步。
[0025]需要说明的是，上述的并行总线可以是(Versa Module Eurocard，简称VME)总线，通常主处理器和备处理器布置在同一个机箱内，采用同一个背板和供电。所述冗余控制器为基于现场可编程门阵列(Field-Programmable Gate Array，简称FPGA)的控制器；所述存储器为静态随机存储器(Static Random Access Memory, SRAM)。
[0026]进一步地，上述的冗余控制器包括告警模块；所述告警模块用于当所述主处理器和所述备处理器运行状态都异常时发出告警信号。从而提高冗余控制系统的可靠性。
[0027]最后应说明的是:以上各实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述各实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的范围。
【主权项】
1.一种冗余控制系统，其特征在于，包括:主处理器、备处理器和冗余控制器； 所述冗余控制器分别与所述主处理器和所述备处理器电性连接； 所述冗余控制器用于根据所述主处理器和所述备处理器的运行状态，控制所述主处理器和所述备处理器之间的切换。2.根据权利要求1所述的系统，其特征在于，还包括:存储器； 所述存储器与所述冗余控制器电性连接； 所述存储器用于存储所述主处理器和所述备处理器的数据。3.根据权利要求1所述的系统，其特征在于，还包括:存储器； 所述存储器分别与所述主处理器和所述备处理器电性连接； 所述存储器用于存储所述主处理器和所述备处理器的数据。4.根据权利要求1-3任一项所述的系统，其特征在于，所述冗余控制器包括告警模块； 所述告警模块用于当所述主处理器和所述备处理器运行状态都异常时发出告警信号。5.根据权利要求1-3任一项所述的系统，其特征在于，所述冗余控制器为基于现场可编程门阵列FPGA的控制器。6.根据权利要求2或3所述的系统，其特征在于，所述存储器为静态随机存储器SRAM。
【专利摘要】本实用新型提供一种冗余控制系统，该系统包括：主处理器、备处理器和冗余控制器；所述冗余控制器分别与所述主处理器和所述备处理器电性连接；所述冗余控制器用于根据所述主处理器和所述备处理器的运行状态，控制所述主处理器和所述备处理器之间的切换。从而提高冗余控制系统的可靠性。
【IPC分类】G05B23/02
【公开号】CN205068150
【申请号】CN201520817794
【发明人】杜振环, 张立斌, 刘晨曦
【申请人】中车大连电力牵引研发中心有限公司
【公开日】2016年3月2日
【申请日】2015年10月20日