专利名称：脉冲处理电路及倍频电路的制作方法
技术领域：
本发明涉及输出非重迭脉冲的逻辑和的脉冲处理电路及倍频电路。
现有技术在现有的倍频电路中通常利用多相时钟的偏移，生成非重迭脉冲，通过取得这个非重迭脉冲的逻辑和，得到N倍的时钟频率。
在此，为取得非重迭脉冲的逻辑和，在现有的倍频电路中使用着多输入OR电路。
图10是表示现有的多输入OR电路的第1结构示例的图。其中，在图10的示例中，为简单起见而表示了3个输入OR电路。
在图10中，这个多输入OR电路由3个块构成，在各块中分别设置着串联连接着的3个PMOS晶体管及1个NMOS晶体管。
即，在电源端子VD和接地端子G之间，串联连接着PMOS晶体管P11、P12、P13及NMOS晶体管N11，串联连接着PMOS晶体管P21、P22、P23及NMOS晶体管N12，且串联连接着PMOS晶体管P31、P32、P33及NMOS晶体管N13。
然后，PMOS晶体管P13、P23、P33和NMOS晶体管N11、N12、N13的各连接点OUTB，通过逆变器IV11，与输出端OUT连接着。
在此，第1级的PMOS晶体管P11、第3级的PMOS晶体管P23及第2级的PMOS晶体管P32的各栅极被连接到输入端子S1，第2级的PMOS晶体管P12、第1级的PMOS晶体管P21及第3级的PMOS晶体管P33的各栅极被连接到输入端子S2，第3级的PMOS晶体管P13、第2级的PMOS晶体管P22及第1级的PMOS晶体管P31的各栅极被连接到输入端子S3。
然后，如果输入端子S1～S3的任一为高电平，就打开NMOS晶体管N11、N12、N13的任一，同时在每个块中关闭PMOS晶体管P11～P33的任一，输出成为高电平。
而且，只限于输入端S1～S3全部为低电平时，关闭全部NMOS晶体管N11、N12、N13，同时打开各块的全部PMOS晶体管P11～P33，输出成为低电平。
在此，根据从电源端子VD看这些PMOS晶体管P11～P33与哪一级连接着，由于PMOS晶体管P11～P33的阈值不同，所以PMOS晶体管P11～P33的延迟量会变化。这个延迟量的变化，导致被称为颤抖的时钟周期的紊乱，会恶化时钟的质量。
因此，在图10的多输入OR电路中，对各输入端子S1～S3，三个三个地分配PMOS晶体管P11～P33，通过将全部的输入端子S1～S3设成对称结构，使在各输入端子S1～S3中的延迟量一致，来抑制颤抖。
图11是现有的多输入OR电路的第2结构示例的图。其中，在图11的示例中，为简单起见而表示了3个输入OR电路。
在图11中，在电源端子VD和接地端子G之间串联连接着PMOS晶体管P41和并联连接着的3个NMOS晶体管N41、N42、N43。
然后，PMOS晶体管P41和NMOS晶体管N41、N42、N43的连接点OUTB，通过逆变器IV12，与输出端子OUT连接着。
在此，NMOS晶体管N41的栅极被连接到输入端子S1，NMOS晶体管N42的栅极被连接到输入端子S2，NMOS晶体管N43的栅极被连接到输入端子S3。
而且，PMOS晶体管P41的栅极接地，PMOS晶体管P41构成了作为常接通的负荷而进行功能的有线OR电路。
然后，如果输入端子S1～S3的任一为高电平，就打开NMOS晶体管N41、N42、N43的任一，输出成为高电平。
而且，只限于输入端子S1～S3的全部为低电平的情况，关闭全部NMOS晶体管N41、N42、N43，输出成为低电平。
发明内容
不过，在图10的多输入OR电路中，如果有N个输入端子，就有必要在电源端子VD和接地端子G之间串联连接N+1个晶体管。因此，存在这样的问题，即如果增加输入端子数，则随之增加晶体管的串联连接数，晶体管变得不导通，在低电压IC处理过程中，界限为大约4个输入的多输入OR电路。
另一方面，也有这样的方法，即将多输入OR电路分割成2～3个输入的少输入OR电路，将这些少输入OR电路进行多级连接，以此取得逻辑和，但在这种方法中，将全部的输入端子设为对称结构是不可能的。
因此，在这种方法中存在颤抖的影响变大，时钟质量恶化的问题。
而且，在图11的多输入OR电路中存在这样的问题，即如果任一NMOS晶体管N41、N42、N43通路，则在电源端子VD和接地端子G之间会流动馈通电流，由此电力消耗会增加，其增加如果工作频率变大，就变得更加显著。
因此，图11的多输入OR电路，不适合用于进行高频工作的倍频电路。
于是，本发明的第1目的是提供既使在增加了输入数时，也可以低电压工作，既抑制电力消耗的增大，又可取得非重迭脉冲的逻辑和的脉冲处理电路。
而且，本发明的第2目的是提供可以低电压工作，既抑制电力消耗及颤抖的增大，又可升高时钟频率的倍频电路。
为解决上述的问题，如果依据权利要求1记载的脉冲处理电路，其特征在于与多个输入之中任一的上升边同步，输出变化成高电平或低电平，与上述多个输入之中任一的下降边同步，输出变化成低电平或高电平。
据此，既使在多个输入的任一输入电平有了变化时，也可以与该电平变化对应，使输出电平变化，既使在增加了输入数时，也可以即维持输入的对称结构，又可取非重迭脉冲的逻辑和。
因此，不论对哪个输入，都可以使输出的延迟量一致，既抑制颤抖的增大，又使倍频电路可在高频工作。
而且，如果依据权利要求2记载的脉冲处理电路，其特征在于具备与输入的上升边同步，输出变化成高电平或低电平，与上述输入的下降边同步，输出变化成低电平或高电平的多个门电路，上述多个门电路的输出共同连接着。
据此，仅将门电路并联连接，就可以增加输入端子，既抑制电源端子和接地端子之间的串联连接数的增加，又可以取得多输入的非重迭脉冲的逻辑和。
因此，对输入数不设限制，可以应用低电压IC处理过程。
而且，如果依据权利要求3记载的脉冲处理电路，其特征在于上述门电路具备与输出端子连接的电荷存储部；与输入上升边或下降边同步，将电荷供给上述电荷存储部的开关元件；在从上述输入的上升边或下降边经过指定的延迟时间后，切断上述开关元件的切断单元。
据此，在与输入电平变化对应，使输出电平变化后，可以将输出端子设为浮置状态，在共同连接了多个输出端子时，也可以将全部的输出电平随动于任一输出电平。
因此，既使在多个输入的任一输入电平变化了时，也可以与其电平变化对应，使输出电平变化，仅与输入端子数对应并联连接门电路，就可取得多输入的逻辑和。
而且，如果依据权利要求4记载的脉冲处理电路，其特征在于上述门电路具备在电源端子和输出端子之间串联连接的第1及第2P沟道场效应晶体管；在上述输出端子和接地端子之间串联连接的第1及第2N沟道场效应晶体管，上述第1P沟道场效应晶体管及上述第1N沟道场效应晶体管的各栅极连接于输入端子，上述第2P沟道场效应晶体管及上述第2N沟道场效应晶体管的各栅极通过逆变器连接于上述输入端子。
据此，仅在电源端子和接地端子之间串联连接4个晶体管，就可以与输入电平的变化对应使输出电平变化，并将其后的输出端子设为浮置状态。
此结果，既使在共同连接了多个门电路的输出端子时，也可以使全部门电路的输出随动于任一门电路的输出变动，既使在多个输入的任一的输入电平变化了时，也可以与其电平变化对应使输出电平变化。
因此，既使在增加了输入数时，对应其输入数仅并联连接门电路，就可取得多输入的逻辑和，因没有必要增加电源端子和接地端子之间的晶体管的串联连接数，所以可容易地应用低电压IC处理过程。
而且，通过串联连接4个晶体管，既使在输入电平变化了时，也可以防止馈通电流在电源端子和接地端子之间流动，使谋求低耗电化成为可能。
而且，如果依据权利要求5记载的倍频电路，其特征在于具备生成多相时钟的PLL电路；基于上述多相时钟生成非重迭脉冲的脉冲生成电路；输出上述非重迭脉冲的逻辑和的脉冲处理电路，上述脉冲处理电路与多个输入之中任一的上升边同步，输出变化成高电平或低电平，与上述多个输入之中任一的下降边同步，输出变化成低电平或高电平。
据此，可以不管非重迭脉冲的输入数，而维持输入的对称结构，可抑制颤抖的增大，进而防止时钟质量的恶化，同时谋求低耗电化。
而且，如果依据权利要求6记载的倍频电路，其特征在于具备生成多相时钟的DLL电路；基于上述多相时钟生成非重迭脉冲的脉冲生成电路；输出上述非重迭脉冲的逻辑和的脉冲处理电路，上述脉冲处理电路与多个输入之中任一的上升边同步，输出变化成高电平或低电平，与上述多个输入之中任一的下降边同步，输出变化成低电平或高电平。
据此，可以不使用振荡器，而生成N倍频率的时钟，防止在振荡器中固有的低频噪声的产生，同时既使在得到非重迭脉冲的逻辑和时，可以不管非重迭脉冲输入数，而维持输入的对称结构，使抑制颤抖的增大，防止时钟质量的恶化成为可能，同时可谋求低耗电化。
而且，如果依据权利要求7记载的倍频电路，其特征在于上述脉冲处理电路具备与输入的上升边同步，输出变化成高电平或低电平，与上述输入的下降边同步，输出变化成低电平或高电平的多个门电路，上述门电路具备在电源端子和输出端子之间串联连接的第1及第2P沟道场效应晶体管；在上述输出端子和接地端子之间串联连接的第1及第2N沟道场效应晶体管，上述第1P沟道场效应晶体管及上述第1N沟道场效应晶体管的各栅极连接于输入端子，上述第2P沟道场效应晶体管及上述第2N沟道场效应晶体管的各栅极通过逆变器连接于上述输入端子，上述输出端子与其他的门电路共同连接着。
据此，既使在非重迭脉冲的输入数增加了时，仅与其输入数对应并联连接门电路，就可以取得非重迭脉冲的逻辑和，因没有必要增加电源端子和接地端子之间的晶体管的串联连接数，所以可容易地应用低电压IC处理过程。
而且，通过串联连接4个晶体管，既使在非重迭脉冲的输入电平变化了时，也可以防止馈通电流在电源端子和接地端子之间流动，使谋求低耗电化成为可能。
进而，与非重迭脉冲的输入端子连接的门电路可以采取全部相同的结构，将非重迭脉冲的全部输入端子设为对称结构。
因此，既使在非重迭脉冲的输入数增加了时，也可抑制颤抖，不会伴随时钟质量的恶化，来生成N倍频率的时钟。
图1是表示涉及本发明一实施方式的脉冲处理电路的结构图。
图2是表示图1的脉冲处理电路的1个块的结构图。
图3是表示图2的1个块的脉冲处理电路工作的定时图。
图4是表示应用于涉及本发明实施方式1的倍频电路的DLL电路的结构示例框图。
图5是表示从图4的倍频电路输出的多相时钟的一个示例图。
图6是表示涉及本发明一实施方式的时钟逻辑合成电路的结构示例图。
图7是表示图6的时钟逻辑合成电路的工作的定时图。
图8是表示应用于涉及本发明实施方式2的倍频电路的PLL电路的结构示例框图。
图9是表示图8的电压控制振荡器的结构示例图。
图10是表示现有的多输入OR电路的第1结构示例的图。
图11是表示现有的多输入OR电路的第2结构示例的图。
符号说明P1、P1’、P2、P2’、Pn、Pn’PMOS晶体管N1、N1’、N2、N2’、Nn、Nn’NMOS晶体管IV1～IVn、Ivo 逆变器C1寄生电容PD、11相位比较器CP、12电荷泵电路C2电容器H1～H10 延迟电路FF1～FF5 RS触发器PS脉冲处理电路
13 电压控制振荡器SH1～SH10 差动型延迟电路实施方式以下，参照图说明有关涉及本发明的实施方式的脉冲处理电路。
图1是表示涉及本发明一实施方式的脉冲处理电路的结构图。
在图1中，这个脉冲处理电路由N个块构成，在各块中分别设置着串联连接了的2个PMOS晶体管及2个NMOS晶体管。
即，在电源端子VD和输出端子OUTB之间，分别串联连接着PMOS晶体管P1、P2、...、Pn和PMOS晶体管P1’、P2’、...、Pn’，在输出端子OUTB和接地端子G之间分别串联连接着NMOS晶体管N1、N2、...、Nn和NMOS晶体管N1’、N2’、...、Nn’。
然后，各块的输出端子OUTB通过逆变器IVo，与输出端子OUT连接着。
而且，输入端子S1～Sn与PMOS晶体管P1’、P2’、...、Pn’及NMOS晶体管N1、N2、...、Nn的栅极分别连接，同时分别通过逆变器IV1～IVn，与PMOS晶体管P1、P2、...、Pn及NMOS晶体管N1’、N2’、...、Nn’分别连接着。
图2是表示图1的脉冲处理电路的1个块的结构图。
在图2中，在电源端子VD和输出端子OUTB之间，串联连接着PMOS晶体管P1及PMOS晶体管P1’，在输出端子OUTB和接地端子G之间串联连接着NMOS晶体管N1及NMOS晶体管N1’。
然后，块的输出端子OUTB通过逆变器IVo，与输出端子OUT连接着。其中，在这个输出端子OUTB中存在着寄生电容C1。
而且，输入端子S1与PMOS晶体管P1’及NMOS晶体管N1的栅极连接，同时通过逆变器IV1，与PMOS晶体管P1及NMOS晶体管N1’的栅极连接着。
在此，逆变器IV1使输入信号反转，同时用于确保最低限度必要的输入信号的延迟时间，为确保必要的延迟时间，逆变器IV1有意识地降低驱动能力而被设计。
其中，在图2示例中说明了有关，在输入端子S1和PMOS晶体管P1及NMOS晶体管N1’的栅极之间只设置1级逆变器IV1的方法，为调整输入信号的延迟量，也可以在输入端子S1和PMOS晶体管P1及NMOS晶体管N1’的栅极之间多级连接奇数个逆变器IV1。
图3是表示图2的1个块的脉冲处理电路的工作的定时图。
在图3的时刻T1，若输入端子S1从低电平变化成高电平，则关闭PMOS晶体管P1’，同时打开NMOS晶体管N1。
另一方面，与PMOS晶体管P1及NMOS晶体管N1，的栅极连接着的端子S1B，为了传送仅延时了延迟时间t的输入端子S1的电平变化，在时刻T1，端子S1B保持高电平状态。
结果，PMOS晶体管P1为关闭状态，NMOS晶体管N1’为打开状态。
因此，电源端子VD和输出端子OUTB之间为非导通状态，同时输出端子OUTB和接地端子G之间为导通状态，块的输出端子OUTB由高电平变化成低电平。
然后，用逆变器IVo反转这个块的输出端子OUTB的电平，输出端子OUT由低电平变化成高电平。
其次，在时刻T2，若从时刻T1仅经过逆变器IV1的延迟时间t，则输入端子S1的电平变化就传送给端子S1B，端子S1B由高电平变化成低电平。
此结果，打开PMOS晶体管P1，同时关闭NMOS晶体管N1’，电源端子VD和输出端子OUTB之间维持非导通状态，输出端子OUTB和接地端子G之间也成为非导通状态。
因此，输出端子OUTB成为浮置状态，通过寄生电容C1的电荷保持作用，输出端子OUTB维持低电平，输出端子OUT维持高电平。
其次，在时刻T3，若输入端子S1由高电平变化成低电平，则打开PMOS晶体管P1’，同时关闭NMOS晶体管N1。
另一方面，与PMOS晶体管P1及NMOS晶体管N1’的栅极连接着的端子S1B，为传送仅延时了延迟时间t的输入端子S1的电平变化，在时刻T3，端子S1B为低电平状态。
此结果，使PMOS晶体管P1为打开状态，NMOS晶体管N1’为关闭状态。
因此，电源端子VD和输出端子OUTB之间为导通状态，同时输出端子OUTB和接地端子G之间为非导通状态，块的输出端子OUTB由低电平变化成高电平。
然后，用逆变器IVo反转这个块的输出端子OUTB的电平，输出端子OUT由高电平变化成低电平。
其次，在时刻T4，若从时刻T3仅经过逆变器IV1的延迟时间t，则输入端子S1的电平变化传送给端子S1B，端子S1B由低电平变化成高电平。
此结果，关闭PMOS晶体管P1，同时打开NMOS晶体管N1’，输出端子OUTB和接地端子G之间维持着非导非通状态，电源端子VD和输出端子OUTB之间也成为非导通状态，。
因此，输出端子OUTB成为浮置状态，通过寄生电容C1的电荷保持作用，输出端子OUTB维持高电平，输出端子OUT维持低电平。
在此，在区间T2～T3及区间T4～T5中，输出端子OUTB为浮置状态，若来自于外部的电位变动被外加给输出端子OUTB，则输出端子OUTB的电平随着来自于外部的电位变动而变化。
因此，如图1所示，若任一块的输出端子OUTB的电平有变化，则全部的块的输出端子OUTB与其电平随动，与多个输入端子S1～Sn的任一电平变动同步，进行输出电平变动。
在此，若输入端子S1～Sn的任一电平变为高电平，则输出端子OUT也成为高电平，使用图1的脉冲处理电路取得非重迭脉冲的逻辑和，成为可能。
因此，既使在输入端子S1～Sn的数量增加了时，也没有必要使电源端子VD和接地端子G之间的晶体管的串联连接数增加，可以容易地应用低电压IC处理过程。
而且，通过串联连接4个晶体管，既使在输入端子S1～Sn的电平变化了时，也可以防止馈通电流在电源端子VD和接地端子G之间流动，谋求低耗电化成为可能。
进而，仅将与各输入端子S1～Sn对应的块以N个并联连接，就可以作为N个输入的脉冲处理电路而进行功能成为可能，可以维持各输入端子S1～Sn的对称结构。
因此，既使在将图1的脉冲处理电路应用于倍频电路时，也可以抑制颤抖的增加，同时不增大电源电压，就可以使非重迭脉冲的输入端子增加，容易地得到N倍频率的时钟成为可能。
其次，说明有关应用图1的脉冲处理电路的倍频电路。
图4是表示在涉及本发明实施方式1的倍频电路中应用的DLL电路的结构示例框图。
在图4中，DLL电路中设置着相位比较器PD、电荷泵电路CP、电容器C2及延迟电路H1～H10。
在此，延迟电路H1～H10是串联连接，从各延迟电路H1～H10可输出多相时钟Ck1～Ck10，同时对延迟电路H1～H10的初级输入基准信号Sref，延迟电路H1～H10的最终级的信号Ck10被反馈给相位比较器PD。
然后，反馈给相位比较器PD的信号Ck10在相位比较器PD和基准信号Sref相比较，与信号Ck10和基准信号Sref的位移相对应的，Up信号或Down信号被输出给电荷泵电路CP。
在电荷泵电路CP中，若Up信号被输出，则给电容器C2充入电荷，若Down信号被输出，则使在电容器C2中蓄积着的电荷释放。然后，将根据电容器C2中蓄积着的电荷所规定的电压作为控制电压Vc输出给各延迟电路H1～H10。
各延迟电路H1～H10通过控制电压Vc变化延迟量，从各延迟电路H1～H10输出的多相时钟Ck1～Ck10，被控制延迟量以使信号Ck10和基准信号Sref的相位一致。
此结果，如图5所示，可以生成相位每次位移1/10周期的10相的多相时钟Ck1～Ck10。
在这个图4的DLL电路中生成了的多相时钟Ck1～Ck10被输出给图6的时钟逻辑合成电路。
图6是表示涉及本发明一实施方式的时钟逻辑合成电路的结构示例图。
在图6中，时钟逻辑合成电路设置了RS触发器FF1～FF5及脉冲处理电路PS，脉冲处理电路PS可以使用图1的结构。
在此，时钟Ck1、Ck2被输入给RS触发器FF1，时钟Ck3、Ck4被输入给RS触发器FF2，时钟Ck5、Ck6被输入给RS触发器FF3，时钟Ck7、Ck8被输入给RS触发器FF4，时钟Ck9、Ck10被输入给RS触发器FF5。
然后，在各RS触发器FF1～FF5中检测出各时钟Ck1～Ck10的上升边，输出与各时钟Ck1～Ck10的相位的位移对应着的非重迭脉冲。
这个非重迭脉冲分别被输出给脉冲处理电路PS的输入端子S1～S5，在这个脉冲处理电路PS中取得这个非重迭脉冲的逻辑和。
此结果，如图7所示，基准信号Sref的5倍频率的时钟信号被从脉冲处理电路PS的输出端子OUT输出。
在此，为了取得图7的非重迭脉冲的逻辑和，通过使用图1的结构，可以不管非重迭脉冲的输入数，维持输入端子S1～S5的对称结构，抑制颤抖的增大，防止时钟质量的恶化，同时谋求低耗电化及低电压化成为可能。
而且，通过使用用于生成多相时钟Ck1～Ck10的DLL电路，可不使用振荡器，就能生成N倍频率的时钟，使防止振荡器中固有的低频噪声的产生成为可能。
图8是表示应用于涉及本发明实施方式2的倍频电路的PLL电路的结构示例框图，图9是表示图8的电压控制振荡器的结构示例图。
在图8、9中，PLL电路中设置着相位比较器11、电荷泵电路12及电压控制振荡器13，电压控制振荡器13中设置着差动型延迟电路SH1～SH10。
在此，差动型延迟电路SH1～SH5被串联连接，同时差动型延迟电路SH1～SH5的最终级，通过与差动型延迟电路SH1～SH5的初级连接而构成环形振荡器。
而且，给各差动型延迟电路SH1～SH5输入从电荷泵电路12输出的控制电压Vc，基于这个控制电压Vc控制延迟量。
进而，差动型延迟电路SH1的倒相输出端子与差动型延迟电路SH6的非倒相输入端子相连接，差动型延迟电路SH1的非倒相输出端子与差动型延迟电路SH6的倒相输入端子相连接，差动型延迟电路SH2的倒相输出端子与差动型延迟电路SH7的非倒相输入端子相连接，差动型延迟电路SH2的非倒相输出端子与差动型延迟电路SH7的倒相输入端子相连接，差动型延迟电路SH3的倒相输出端子与差动型延迟电路SH8的非倒相输入端子相接着，差动型延迟电路SH3的非倒相输出端子与差动型延迟电路SH8的倒相输入端子相连接，差动型延迟电路SH4的倒相输出端子与差动型延迟电路SH9的非倒相输入端子相连接，差动型延迟电路SH4的非倒相输出端子与差动型延迟电路SH9的倒相输入端子相连接，差动型延迟电路SH5的倒相输出端子与差动型延迟电路SH10的非倒相输入端子相连接，差动型延迟电路SH5的非倒相输出端子与差动型延迟电路SH10的倒相输入端子相连接。
然后，从差动型延迟电路SH1～SH5的非倒相输出端子输出多相时钟Ck1～Ck5，同时从差动型延迟电路SH6～SH10的倒相输出端子输出多相时钟Ck6～Ck10。
在此，从电压控制电路13输出的多相时钟Ck1～Ck10的任一的时钟被输入给相位比较器11。
而且，给相位比较器11输入基准信号Sref，并将来自电压控制电路13所输入的信号和基准信号Sref相比较。然后，与来自电压控制电路13所输入的信号和基准信号Sref的相位的位移对应，Up信号或Down信号被输出给电荷泵电路12。
电荷泵电路12，若Up信号被输出，则使控制电压Vc上升，若Down信号被输出，则使控制电压Vc下降，并将其控制电压Vc输出给电压控制振荡器13。
在电压控制振荡器13中，通过控制电压Vc，变化差动型延迟电路SH1～SH5的延迟量，从差动型延迟电路SH6～SH10输出的多相时钟Ck1～Ck10，被控制延迟量以使从电压控制振荡器13输出的信号和基准信号Sref的相位一致。
此结果，如图5所示，可以生成相位每次位移1/10周期的10相的多相时钟Ck1～Ck10。
在这个图8的PLL电路中生成的多相时钟Ck1～Ck10被输出给图6的时钟逻辑合成电路。
这样，既使使用了用于生成多相时钟Ck1～Ck10的PLL电路时，也可以谋求低耗电化和低噪音化，又可以得到N倍频率的时钟信号。
发明效果如以上说明，如果按照本发明，可以在增加了输入数时，仅并联连接与其输入数对应的门电路，就可取得多输入的非重迭脉冲的逻辑和，因为没有必要使电源端子和接地端子之间的晶体管的串联连接数增加，所以可以容易地应用低电压IC处理过程。
而且，可以防止馈通电流在电源端子和接地端子之间流动，谋求低耗电化。
进而，与各输入端子连接的门电路可以采取全部相同的结构，因为即可维持全部输入端子的对称结构，又可取得多输入的非重迭脉冲的逻辑和，所以既使应用于倍频电路时，也可以抑制颤抖，防止时钟质量的恶化。
权利要求
1.一种脉冲处理电路，其特征在于与多个输入之中任一的上升边同步，输出变化成高电平或低电平，与上述多个输入之中任一的下降边同步，输出变化成低电平或高电平。
2.权利要求1记载的脉冲处理电路，其特征在于具备与输入的上升边同步，输出变化成高电平或低电平，与上述输入的下降边同步，输出变化成低电平或高电平的多个门电路，上述多个门电路的输出共同连接着。
3.权利要求2记载的脉冲处理电路，其特征在于上述门电路具备与输出端子连接的电荷存储部；与输入上升边或下降边同步，将电荷供给上述电荷存储部的开关元件；在从上述输入的上升边或下降边经过指定的延迟时间后，切断上述开关元件的切断单元。
4.权利要求2或3记载的脉冲处理电路，其特征在于上述门电路具备在电源端子和输出端子之间串联连接的第1及第2P沟道场效应晶体管；在上述输出端子和接地端子之间串联连接的第1及第2N沟道场效应晶体管，上述第1P沟道场效应晶体管及上述第1N沟道场效应晶体管的各栅极连接于输入端子，上述第2P沟道场效应晶体管及上述第2N沟道场效应晶体管的各栅极通过逆变器连接于上述输入端子。
5.一种倍频电路，其特征在于具备生成多相时钟的PLL电路；基于上述多相时钟生成非重迭脉冲的脉冲生成电路；输出上述非重迭脉冲的逻辑和的脉冲处理电路，上述脉冲处理电路与多个输入之中任一的上升边同步，输出变化成高电平或低电平，与上述多个输入之中任一的下降边同步，输出变化成低电平或高电平。
6.一种倍频电路，其特征在于具备生成多相时钟的DLL电路；基于上述多相时钟生成非重迭脉冲的脉冲生成电路；输出上述非重迭脉冲的逻辑和的脉冲处理电路，上述脉冲处理电路与多个输入之中任一的上升边同步，输出变化成高电平或低电平，与上述多个输入之中任一的下降边同步，输出变化成低电平或高电平。
7.权利要求5或6记载的脉冲处理电路，其特征在于上述脉冲处理电路具备与输入的上升边同步，输出变化成高电平或低电平，与上述输入的下降边同步，输出变化成低电平或高电平的多个门电路，上述门电路具备在电源端子和输出端子之间串联连接的第1及第2P沟道场效应晶体管；在上述输出端子和接地端子之间串联连接的第1及第2N沟道场效应晶体管，上述第1P沟道场效应晶体管及上述第1N沟道场效应晶体管的各栅极连接于输入端子，上述第2P沟道场效应晶体管及上述第2N沟道场效应晶体管的各栅极通过逆变器连接于上述输入端子，上述输出端子与其他的门电路共同连接着。
全文摘要
在电源端子VD和输出端子OUTB之间分别串联连接PMOS晶体管P1～Pn和PMOS晶体管P1’～Pn’，在输出端子OUTB与接地端子G之间分别串联连接NMOS晶体管N1～Nn和NMOS晶体管N1’～Nn’，输入端子S1～Sn分别连接于PMOS晶体管P1’～Pn’及NMOS晶体管N1～Nn的栅极，同时分别通过逆变器IV1～IVn，分别与PMOS晶体管P1～Pn及NMOS晶体管N1’～Nn’的栅极连接。由此，既使在增加了输入数时，也可以低电压工作，抑制耗电的增大。
文档编号G06F1/06GK1412636SQ0214758
公开日2003年4月23日 申请日期2002年10月17日 优先权日2001年10月18日
发明者神崎实 申请人:精工爱普生株式会社