专利名称：具有降低幅度功能的高速串行联机装置及其方法
技术领域：
本发明是有关于一种高速串行联机的装置，且特别是有关于一种具有降低幅度(de-emphasis)功能的高速串行联机装置及其方法。
背景技术：
由于对数据传输有愈来愈高速的需求，使得原有的并行传输结构，例如PCI结构，已逐渐不敷使用。并行传输结构系使用多条连接线，且需控制每条连接线的时钟维持同步。但是在高速的数据传输下，对多条连接线的时钟同步则是非常难以达成。
一般现行的高速传输系采用串行传输，例如是PCI高速结构(PCI Expressarchitecture)。其中PCI高速结构的数据速率(data rate)可达2.5GHz以上，但是如此高频的信号在电路板上，将会有极大的信号耗损产生。一般系使用降低幅度(de-emphasis)技术来避免高频信号的耗损。
第1图是采用降低幅度技术的高频串行信号传输波形示意图。高频串行信号可采用差动对TDP与TDN来传输。当有连续两个位相同时，由于在高频信号的耗损相当显著，所以利用降低幅度技术使第二个及第二个以后相同位的电压振幅(voltage swing)减小，如此就可避免高频信号的耗损。在此我们以TDN信号为例，其位值显示于下面，如图示的第D3和D4位有连续2个0产生，及D6、D7和D8位有连续3个0产生，由于具有连续两个以上的相同位，因此后面的位D4、D7和D8的电压振幅减小，以避免高频信号的耗损。当然若发生连续多个1亦可同样适用，在此不再重复说明。
上述降低幅度的方法系先检查是否有连续相同的位，若有则调制(modulate)这些连续位以使电压振幅减小。然而，随着高频信号速度越来越快，因此使得每个位时间很短，例如在PCI高速结构下可能仅有400ps，这对降低幅度技术的检查电路与调制电路，要在如此短的时间内完成操作是非常地不容易。
发明内容
有鉴于此，本发明的目的就是在提供一种高速串行联机的降低幅度装置及其方法。
根据本发明的目的，提出一种具有降低幅度功能的高速串行联机装置，用以接收并行数据，并据此输出具有降低幅度(de-emphasis)的传输差动对(transmit differential pair)。高速串行联机装置包括并行转串行单元、前级驱动单元及输出驱动单元。并行转串行单元用以接收并行数据，将该并行数据串化为为串行数据及延迟串行数据。延迟串行数据系比串行数据延迟串行位时间。前级驱动单元用以接收串行数据与延迟串行数据，依据串行数据输出数据差动对，并依据延迟串行数据输出反相延迟差动对。反相延迟差动对系为数据差动对的反相且延迟一个串行位时间。输出驱动单元用以接收数据差动对与反相延迟差动对，并据此输出具有降低幅度的传输差动对。
根据本发明的另一目的，提出一种具有降低幅度功能的高速串行联机方法，用以接收并行数据并据此输出降低幅度的传输差动对。首先，将并行数据串化为为串行数据及延迟串行数据，其中延迟串行数据系比串行数据延迟串行位时间。接着，将串行数据转化成数据差动对，同时使延迟串行数据转化成反相延迟差动对。反相延迟差动对系为该数据差动对的反相且延迟一个串行位时间。最后，以接收数据差动对与反相延迟差动对两者作用，产生具有降低幅度后的传输差动对。
第1图是采用降低幅度技术的高频串行信号传输波形示意图。
第2图是显示依照本发明较佳实施例的一种具有降低幅度(de-emphasis)功能的高频串行联机装置示意图。
第3A图是并行转串行单元示意图。
第3B图是并行数据、串行数据DT与DT_DE的时钟示意图。
第4图是前级驱动单元示意图。
第5A图是输出驱动单元示意图。
第5B图是输出驱动单元的输出入信号的时钟示意图。
附图中的标号说明如下200高频串行联机装置
210并列转串行单元230前级驱动单元250输出驱动单元212、214串化器216缓存器232数据差动器234、242与门236、244或非门240反相数据差动器252第一输出器254第二输出器具体实施方式
为让本发明的上述目的、特征、和优点能更明显易懂，下文特举一个较佳实施例，并配合所附图式，作详细说明如下请参照第2图，其绘示依照本发明一个较佳实施例的一种具有降低幅度(de-emphasis)功能的高频串行联机装置示意图。高频串行联机装置200接收并行数据[D0，D1，...D9]，并据此输出传输差动对(transmit differentialpair)TDP与TDN。其中，高频串行联机装置200包括并行转串行单元210、前级驱动单元(pre-driver)230及输出驱动单元250。在2图中的并行转串行单元210系以接收十位的并行数据[D0，D1，...D9]为例，将并行数据进行串化为串行数据。然本发明的并行转串行单元210，除正常的将并行数据串化后产生一个串行数据DT，另外的还利用原先并行数据[D0，D1，...D9]，以延迟一个串行数据的位时间来产生延迟串行数据DT_DE。前级驱动单元230接收串行数据DT，将其转为数据差动对DP与DN而输出；同时接收延迟串行数据DT_DE，并据此输出反相延迟差动对DP_DE与DN_DE，以达到本发明所需要延迟及反相效果的差动对信号。输出驱动单元2 50依据数据差动对DP与DN及反相延迟差动对DP_DE与DN_DE，输出降低幅度后的传输差动对TDP与TDN。
第3A图是第2图中并行转串行单元210示意图。并行转串行单元210包括串化器212与214及缓存器216。串化器212接收并行数据[D0，D1，...D9]，将其串化后输出串行数据DT。缓存器216用以延迟输出并行数据的最后一个位D9，也就是缓存器216输出的是上一批并行数据的最后一个位D9T。串化器214接收缓存器216所输出的上一批并行数据的最后一个位D9T及本次并行数据的位D0-D8，将其串化后输出延迟串行数据DT_DE。
第3B图是并行数据、串行数据DT与DT_DE的时钟示意图。并行数据[D0，D1，...D9]对每个并行位时间系为4ns，而串化器212系以十倍频分别对并行数据[D0，D1，...D9]的每个位取样，输出串行数据DT，其串行位时间为400ps。串化器214系以十倍频分别对并行数据[D9T，D0，D1，...D8]的每个位取样，而输出延迟串行数据DT_DE。延迟串行数据DT_DE系比串行数据慢一个串行位时间。
第4图是第2图中前级驱动单元230示意图。前级驱动单元230包括数据差动器232与反相数据差动器240。数据差动器232用以接收串行数据DT，并据此输出数据差动对DP与DN。反相数据差动器240接收延迟串行数据DT_DE，为配合第2图的输出驱动单元250需要有延迟一个位(此部份已经在并行转串行单元210完成)及反相的差动对，因此设定反相数据差动器240输出延迟反相差动对DN_DE与DP_DE顺序，与数据差动器232输出数据差动对DP与DN顺序相反，以达到反相的效果。
数据差动器232包括与门(AND gate)234与或非门236。与门234接收第一控制信号PD’及串行数据DT，并据此输出数据差动对中的正差动信号DP。或非门236接收第二控制信号PD及串行数据DT，并据此输出数据传输差动对中的负差动信号DN。上述控制信号PD’为PD的反相信号。
反相差动器240包括与门(AND gate)242与或非门244。与门242接收第一控制信号PD’及延迟串行数据DT_DE，并据此输出负反相延迟差动信号DN_DE。或非门244接收第二控制信号PD及延迟串行数据DT_DE，并据此输出正反相延迟差动信号DP_DE。数据差动器232与反相数据差动器240差别仅在于两者的输出是相反的相位，因此差动对DP_DE对DP、DN_DE对DN两者关系皆为延迟串行位时间且反相。
第5A图是第2图中输出驱动单元示意图。输出驱动单元250包括第一输出电路252及第二输出电路254。第一输出电路252接收正差动信号DP与正反相延迟差动信号DP_DE，并据此输出正传输差动信号TDP。第二输出电路260接收负差动信号DN与负反相延迟差动信号DN_DE，并据此输出负传输差动信号TDN。
第一输出电路252包括电流源I1与I2、晶体管N1与N2及电阻R1。晶体管N1系依据正差动信号DP而决定是否导通电流源I1。晶体管N2系依据正反相延迟差动信号DP_DE，而决定是否导通电流源I2。第一输出电路252所输出的传输差动对中的正差动信号TDP的电压值即依据流入电阻R1的电流而决定。其中，电流源I1系大于电流源I2。
第二输出电路254包括电流源I3与I4、晶体管N3与N4及电阻R2。晶体管N3系依据负差动信号DN而决定是否导通电流源I3。晶体管N4系依据负反相延迟差动信号DN_DE，而决定是否导通电流源I4。第二输出电路254所输出的负传输差动信号TDN的电压值即依据流入电阻R2的电流而决定。基本上，会设计电阻R2的值与电阻R1相同，电流源I3与电流源I1相同，电流源I4与电流源I2相同。因此，电流源I3大于电流源I4。
第5B图是输出驱动单元的输出入信号的时钟示意图。数据差动对DP与DN所示的数据[D0，D1，...，D9]为0100011010，而反相延迟差动对DP_DE与DN_DE系为差动对DP与DN的延迟一个位且反相。输出的传输差动对TDP与TDN有四种电平，从大至小分别为第一电平、第二电平、第三电平及第四电平。
首先来看第一输出电路252的运作。以位D1为例，正差动信号DP系为1，正反相延迟差动信号DP_DE亦为1，表示第一输出电路252的晶体管N1与N2皆导通，流入电阻R1的电流为(I1+I2)，因此正传输差动信号TDP有最大的第一电平(I1+I2)*R1。正反相延迟差动信号DP_DE系为正差动信号DP的前一个位值的反相，因此同个位时间的正差动信号DP与反相延迟差动信号DP_DE相同，表示目前的位与前一个位系为不同值，而目前的位值为1，因此输出的正传输差动信号TDP有最大值。
以位D2为例，正差动信号DP系为0，正反相延迟差动信号DP_DE亦系为0，表示第一输出电路252的晶体管N1与N2皆不导通，流入电阻R1的电流为零，因此正传输差动信号TDP有最小的第四电平0。同个位时间的正差动信号DP与正反相延迟差动信号DP_DE相同，表示目前的位与前一个位系为不同值，而目前的位值为0，因此输出的正传输差动信号TDP有最小值。
以位D3为例，正差动信号DP系为0，正反相延迟差动信号DP_DE系为1，表示第一输出电路252的晶体管N1不导通，而晶体管N2导通，流入电阻R1的电流为I2，因此正传输差动信号TDP系为第三电平I2*R1。同个位时间的正差动信号DP与正反相延迟差动信号DP_DE不相同，表示目前的位与前一个位系为同值，而目前的位值为0，且电流源I2系比电流源I1小，因此输出的正传输差动信号TDP比最小值大一些，以达成降低幅度的功能。
接着，描述第二输出电路254的运作。以位D1为例，负差动信号DN系为0，负反相延迟差动信号DN_DE亦系为0，表示第二输出电路254的晶体管N3与N4皆不导通，流入电阻R2的电流为0，因此负传输差动信号TDN有最小的第四电平。
以位D2为例，负差动信号DN系为1，负反相延迟差动信号DN_DE亦系为1，表示第二输出电路254的晶体管N2与N3皆导通，流入电阻R2的电流为(I3+I4)，因此正传输差动信号TDN有最大的第一电平(I3+I4)*R2。同个位时间的正差动信号DN与负反相延迟差动信号DN_DE相同，表示目前的位与前一个位系为不同值，而目前的位值为1，因此输出的负传输差动信号TDN有最大值。
以位D3为例，负差动信号DN系为1，负反相延迟差动信号DN_DE系为0，表示第二输出电路254的晶体管N3导通，而晶体管N4不导通，流入电阻R2的电流为I3，因此负传输差动信号TDN系为第二电平I3*R1。同个位时间的负差动信号DN与负反相延迟差动信号DN_DE不相同，表示目前的位与前一个位系为同值，而目前的位值为1，且电流源I3比电流源I4大，因此输出的负传输差动信号TDN比最大值小，以达成降低幅度的功能。
本发明上述实施例所公开的具有降低幅度功能的高速串行联机装置可以利用简单的电路即可达成降低幅度的功能，而不需如传统作法需有高速且复杂的检查电路与调制电路来执行。
综上所述，虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视后附的申请权利要求所限界定者为准。
权利要求
1.一种具有降低幅度功能的高速串行联机装置，该装置包括并行转串行单元，接收并行数据，用以将该并行数据串化为串行数据及延迟串行数据，其中该延迟串行数据系比该串行数据延迟串行位时间；前级驱动单元，接收该串行数据与该延迟串行数据，依据该串行数据输出数据差动对，并依据该延迟串行数据输出反相延迟差动对，其中该反相延迟差动对系为该数据差动对的反相且延迟一个串行位时间；以及输出驱动单元，接收该数据差动对与该反相延迟差动对，并据此输出具有降低幅度的传输差动对。
2.根据权利要求1所述的高速串行联机装置，其中该并行转串行单元包括第一串化器，接收该并行数据，将其串化后输出该串行数据；缓存器，接收该并行数据的最后一个位，用以延迟输出该并行数据的最后一个位；以及第二串化器，依据该并行数据与该缓存器延迟输出该并行数据的最后一个位，产生延迟一个串行位时间的该延迟串行数据并输出。
3.根据权利要求1所述的高速串行联机装置，其中该前级驱动单元包括数据差动器，用以接收该串行数据并据此输出该数据差动对，该数据差动器包括与门，接收第一控制信号及该串行数据并据此输出该数据差动对中的正差动信号；以及或非门，接收第二控制信号该串行数据并据此输出该数据差动对中的负差动信号，该第一控制信号与该第二控制信号为反相信号；以及反相数据差动器，用以接收该延迟串行数据并据此输出该反相延迟差动对，该反相数据差动器包括与门，接收该第一控制信号及该延迟串行数据并据此输出负反相延迟差动信号；以及或非门，接收该信号及该延迟串行数据并据此输出正反相延迟差动信号。
4.根据权利要求1所述的高速串行联机装置，其中该输出驱动单元包括第一输出电路，接收该数据差动对中的正差动信号与该反相延迟差动对中的正反相延迟差动信号，并据此输出该传输差动对中的正传输差动信号，该第一输出电路包括第一电流源；第二电流源；第一电阻；第一开关，依据该数据差动对中的该正差动信号而决定是否使该第一电流源流至该第一电阻；以及第二开关，依据该反相延迟差动对中的该正反相延迟差动信号而决定是否使该第二电流源流至该第一电阻；以及第二输出电路，接收该数据差动对中的负差动信号与该反相延迟差动对中的负反相延迟差动信号，并据此输出该传输差动对中的负传输差动信号，该第二输出电路包括第三电流源；第四电流源；第二电阻；第三开关，依据该数据差动对中的该负差动信号而决定是否使该第三电流源流至该第二电阻；以及第四开关，依据该反相延迟差动对中的该负反相延迟差动信号而决定是否使该第四电流源流至该第二电阻。
5.根据权利要求4所述的高速串行联机装置，其中该第一开关、该第二开关、该第三开关及该第四开关系为晶体管。
6.根据权利要求4所述的高速串行联机装置，其中该第一电流源的电流值系大于该第二电流源的电流值，该第三电流源的电流值系大于该第四电流源的电流值。
7.一种具有降低幅度功能的高速串行联机方法，该方法包括将并行数据串化为串行数据及延迟串行数据，其中该延迟串行数据系比该串行数据延迟串行位时间；将该串行数据转变成数据差动对，并同时将该延迟串行数据转化成反相延迟差动对，其中该反相延迟差动对系该数据差动对的反相且延迟一个串行位时间；以及根据该数据差动对与该反相延迟差动对两者作用，产生具有降低幅度的传输差动对。
8.根据权利要求7所述的具有降低幅度功能的高速串行联机方法，其中具有降低幅度的该传输差动对的正传输差动信号与负传输差动信号，系分别落于从大到小排列的第一电平、第二电平、第三电平与第四电平之一。
9.根据权利要求7所述的高速串行联机方法，其中该并行转串行步骤包括将该并行数据串化成该串行数据；延迟该并行数据的最后一个位；以及依据延迟该并行数据的最后一个位该并行数据，产生延迟一个串行位时间的该延迟串行数据。
10.根据权利要求7所述的高速串行联机方法，其中产生该数据差动对的步骤包括将第一控制信号与该串行数据进行与门运算(AND operation)，产生该数据差动对中的正差动信号；以及将第二控制信号该串行数据进行或非运算(XOR operation)，产生该数据差动对中的负差动信号，该第一控制信号与该第二控制信号为反相信号。
11.根据权利要求7所述的高速串行联机方法，其中产生该反相延迟差动对的步骤包括将第一控制信号及该延迟串行数据进行与门(AND operation)，产生该反相延迟差动对中的负反相延迟差动信号；以及将信号及该延迟串行数据进行或非门运算(XOR operation)，产生该反相延迟差动对中的正反相延迟差动信号，该第一控制信号与该第二控制信号为反相信号。
12.根据权利要求7所述的高速串行联机方法，其中产生具有降低幅度的该传输差动对的步骤包括依据该数据差动对中的正差动信号与该反相延迟差动对中的正反相延迟差动信号，产生该传输差动对中的正传输差动信号；以及依据该数据差动对中的负差动信号与该反相延迟差动对中的负反相延迟差动信号，产生该传输差动对中的负传输差动信号。
全文摘要
一种具有降低幅度功能的高速串行联机装置，用以接收并行数据，并据此输出具有降低幅度(de－emphasis)的传输差动对。高速串行联机装置包括并行转串行单元、前级驱动单元及输出驱动单元。并行转串行单元用以接收并行数据，将该并行数据串化为为串行数据及延迟串行数据。前级驱动单元依据串行数据输出数据差动对，并依据延迟串行数据输出反相延迟差动对。输出驱动单元用以接收数据差动对与反相延迟差动对，并据此输出具有降低幅度的传输差动对。
文档编号G06F13/00GK1474286SQ03127829
公开日2004年2月11日 申请日期2003年8月11日 优先权日2003年8月11日
发明者张棋, 张 棋 申请人:威盛电子股份有限公司