专利名称：可编程逻辑控制器微处理器间的数据传输方法
技术领域：
本发明涉及一种可编程逻辑控制器微处理器间的数据传输方法，特别是一种可大幅减少数据传输所需输入/输出引脚的通信协议。
背景技术：
可编程逻辑控制器是一种固态电子装置，它利用来自输入/输出装置的回授信号及储存的程序来控制机械或程序的操作。可编程逻辑控制器主要由处理中心单元及输入/输出模块接口两大部分所组成。其中，处理中心单元一般均利用微处理器作为可编程逻辑控制器的中央处理单元。
微处理器间的数据传输模式可分为并行传输及串行传输，所谓的并行传输是指在同一时间内以多个数据位为一个转移单位的传输方式，即传输的数据中字节中的每一个位都有自己的通道，且每一个字节中的所有位都能同时用来传输，故传输速度较快，但由于并行传输所需的通道数(I/O引脚)较多，所以价格较贵。因此一般仅限于短距离传输之用。
串行传输则是将数据拆成一个位接一个位的方式传送，接收时再重新组合，即传输的数据其字节中的每一个位必须沿着同一条通道依序传输，目前串行传输的接口主要有UART、SPI及I2C。
通用异步收发器(Universal Asynchronous Receiver Transmitter，UART)，是微处理器和外部进行通信的重要接口部件，主要用于串并行数据转换，虽然目前大部分的微处理器均有此模块，但却存有数据传输速率无法自动和任意选择的缺点。
至于SPI及I2C等接口模块由于应用不广泛，若微处理器未加装此模块，将无法得到快速的数据传输。
发明内容
本发明的主要目的是提供一种可节省可编程逻辑控制器的微处理器用于数据传输的输入/输出引脚，且可弹性调整数据传输速率的通信协议。
为实现述目的，本发明的可编程逻辑控制器微处理器间的数据传输方法，是将作为主机的微处理器通过一输入/输出引脚来传输及接收数据信号，再通过另一输入/输出引脚来传输时序信号。
作为从机的微处理器亦通过一输入/输出引脚来传输及接收数据信号，再通过另一输入/输出引脚来接收时序信号。
数据信号则包括有一命令码、一起始地址、一数据长度及至少一个以上的数据本体所组成，每一个字符组均由八个数据位、一个校验位及一个响应位所组成，其中命令码的第一位至第四位用以决定数据的传输速率，第五位用以确认传输速率，第六位至第八位用以定义数据的传输协议，第九位用以传送一同位以检查数据传送时是否错误，而第十位则为响应位，用以确认数据传输完整。
以下结合附图进一步说明本发明的目的、构造特征及其功能。
图1是本发明的电路框图；图2是为本发明的数据信号格式示意图；以及图3是本发明的命令码及时序信号示意图。
具体实施例方式
图1是本发明的电路框图，如图所示此可编程逻辑控制器微处理器间的数据传输方法是将二微处理器11、12定义为主机(master)及从机(slave)，且作为主机的微处理器11是通过一设于此微处理机11上的输入/输出(I/O)引脚13来向/从作为从机的微处理器12传输及接收数据信号21，再通过另一设于此微处理机11上的输入/输出(I/O)引脚14传输时序信号22至作为从机的微处理器12。
作为从机之微处理器12亦是通过一设于此微处理机12上的输入/输出(I/O)引脚15来向/从作为主机的微处理器11传输及接收数据信号21，再通过另一设于此微处理器12上的输入/输出(I/O)引脚16接收作为主机的微处理器11发出的时序信号22。
图2是本发明的数据信号格式示意图，如图所示而上述数据信号21是由一命令码31、一接续于此命令码31的起始地址32、一接续于此起始地址32的数据长度33及一接续于此数据长度33的至少一个以上的数据本体34等字符组所组成，且各字符组均由8个数据位、1个校验位及1个响应位等共10个位所组成。
命令码31用以定义数据的初始值。
起始地址32用以定义数据的起始地址。
数据长度33用以定义数据的长度。
图3是本发明的命令码及时序信号示意图，如图所示命令码31于数据尚未传输前是维持在1状态(MARK)，然后作为主机的微处理器11送出的第一位至第四位(b0至b3)固定为0101状态，作为从机的微处理器12通过时序信号22记录各位的时间(t0至t2)，接着当作为主机的微处理器11送出第五位(b4)为0状态(SPACE)时，作为从机的微处理器12将依主机11送出第一位至第五位所需的时间(t0至t3)计算出数据的传输速率，并于主机11送出第六位(b5)时，从机12通过时序信号再次确认t4所需的时间是否与先前所计算出的数据传输速率相同。
若从机12判断相同则继续接收数据，第六位至第八位(b5-b7)则用以定义主机11与从机12间之传输协议，若为000是十六位的读出模式，011是八位的读出模式，101是十六位的写入模式，110则是八位的写入模式。
第九位(b8)是校验位，用于传送一个同位以检查数据传送时是否错误，若第九位为0状态，则为偶同位检查模式，若第九位为1状态，则为奇同位检查模式。
第十位(b9)是从机响应位，若第十位为1状态，则表示从机12已正确收到主机11信号可开始传送数据，若第十位为0状态，则表示从机12未正确收到主机11信号。
综上所述，本发明实具有下述优点(一)、本发明的串行传输仅需利用到微处理器的两根输入/输出(I/O)引脚即可进行数据传输，一根输入/输出(I/O)引脚传输数据信号，另一根输入/输出(I/O)引脚传输时序信号，可大幅改善传统并行传输需使用过多引脚的缺点。
(二)、本发明可通过命令码的定义来决定两微处理机间的数据传输速率，并可弹性调整起始地址为八位地址或十六位地址。
以上所述仅为本发明的较佳实施例，并非用来限定本发明的实施范围；凡根据本发明所作的均等变化与修饰，皆应涵盖于本发明范围之内。
权利要求
1.一种可编程逻辑控制器微处理器间的数据传输方法，用于二个分别工作为主机及从机的微处理器，其特征在于该主机及该从机分设有二相对应的输入/输出(I/O)引脚，则该主机及该从机分别通过其一的输入/输出(I/O)引脚来传输及接收一数据信号，并分别通过另一输入/输出(I/O)引脚来传输一时序信号至该从机接收。
2.如权利要求1所述的一种可编程逻辑控制器微处理器间的数据传输方法，其特征在于所述的数据信号包括有下列字符组一命令码，定义了数据的初始值；一起始地址，接续于该命令码，定义数据的起始地址；一数据长度，接续于该起始地址，定义数据的长度；以及至少一个以上的数据本体，接续于该数据长度。
3.如权利要求2所述的可编程逻辑控制器微处理器间的数据传输方法，其特征在于所述数据信号的字符组是由八个数据位、一个校验位及一个响应位所组成。
4.如权利要求2所述的可编程逻辑控制器微处理器间的数据传输方法，其特征在于所述数据信号的命令码的第一位至第四位用以决定数据的传输速率。
5.如权利要求2所述的可编程逻辑控制器微处理器间的数据传输方法，其特征在于所述数据信号的命令码的第五位用以确认传输速率。
6.如权利要求2所述的可编程逻辑控制器微处理器间的数据传输方法，其特征在于所述数据信号的命令码的第六位至第八位用以定义数据的传输协议。
7.如权利要求6所述的可编程逻辑控制器微处理器间的数据传输方法，其特征在于所述数据信号的命令码第六位至第八位若为000状态，则为十六位读出模式。
8.如权利要求6所述的可编程逻辑控制器微处理器间的数据传输方法，其特征在于所述数据信号的命令码第六位至第八位若为011状态，则为八位读出模式。
9.如权利要求6所述的可编程逻辑控制器微处理器间的数据传输方法，其特征在于所述数据信号的命令码第六位至第八位若为101状态，则为十六位写入模式。
10.如权利要求6所述的可编程逻辑控制器微处理器间的数据传输方法，其特征在于所述数据信号的命令码第六位至第八位若为110状态，则为八位写入模式。
11.如权利要求2所述的可编程逻辑控制器微处理器间的数据传输方法，其特征在于所述数据信号的命令码的第九位是校验位，即通过传送一同位以检查数据传送时是否错误。
12. 如权利要求2所述的可编程逻辑控制器微处理器间的数据传输方法，其特征在于所述数据信号的命令码的第十位是响应位，用以确认数据传输完整。
全文摘要
一种可编程逻辑控制器微处理器间的数据传输方法，是利用微处理器的一输入/输出引脚传输数据信号，再利用另一输入/输出引脚传输时序信号，而数据信号的格式则由一命令码、一起始地址、一数据长度及至少一个以上的数据本体等字符组所组成，其中每一个字符组由八个数据位、一个校验位及一个响应位所组成。
文档编号G06F9/315GK1567185SQ03147249
公开日2005年1月19日 申请日期2003年7月10日 优先权日2003年7月10日
发明者杜俊谚 申请人:台达电子工业股份有限公司