专利名称：半导体集成电路的制作方法
技术领域：
本发明涉及具有存储程序方式的控制模块、例如处理器的半导体集成电路。
背景技术：
在日本专利特开平6-131218号公报中，公开了一种利用监控定时器(Watch Dog timerWDT)作为检测计算机系统异常并对处理器(CPU)实施复位的CPU控制技术。WDT对由CPU定期输出的计数器复位信号进行监视，当由于程序超限而在规定的期间内没有计数器复位信号输入时，输出超时信号。根据这一WDT超时信号对CPU实施复位，使其可以恢复正常的状态。
但是，上述现有技术中，当根据超时信号对CPU实施复位后因使其回到了初始状态，所以会从最初开始重新执行程序，其结果是中途为止的数据得不到利用。
发明内容
本发明的目的在于，即使产生了程序的超限也可以从该程序的中途开始重新进入正常动作。
为了达到上述目的，本发明的半导体集成电路，包括存储程序方式的控制模块；用于存放保存数据的后备存储器；用于检测所述控制模块中程序超限的超限检测装置；以及通过控制而实现，当所述控制模块正常动作时将该控制模块的数据保存到所述后备存储器中，并且当检测出所述程序超限时将保存在所述后备存储器中的数据恢复到所述控制模块中，的数据传输控制装置。
当还包括具有数据存储部的至少一个其它电路模块时，所述数据传输控制装置还具有通过控制而实现，当所述控制模块正常动作时将所述其它电路模块的数据保存到所述后备存储器中，并且当检测出所述程序超限时将保存在所述后备存储器中的数据恢复到所述其它电路模块中，的功能。
图1是表示本发明半导体集成电路的构成例的图。
图2是表示本发明半导体集成电路的另一构成例的图。
图3是表示图1及图2的变形例的恢复控制部的构成例的方框图。
图中11-CPU(控制模块)；12-RAM(另一电路模块)；13-周边电路(另一电路模块)；14-后备存储器；15-恢复标记；16-CPU路径；17-后备存储器专用路径；21-DMA控制部(数据传输控制装置)；22-WDT(监控定时器；超限检测装置)；31-事件计数器；32-定时器；C1-CPU用读/写/停止信号；C2-RAM用读/写信号；C3-周边电路用读/写信号；C4-后备存储器用读/写信号；C5-恢复标记用写信号；CR-计数器复位信号；SA-CPU停止请求信号；SB-CPU停止解除请求信号；TO-超时信号。
具体实施例方式
下面，参照附图对本发明的实施例进行说明。
图1是表示本发明半导体集成电路的构成例的图。在图1中，11是CPU，12是RAM，13是周边电路，14是后备存储器。CPU11是按照保存在未图示ROM中的程序进行动作的存储程序方式的控制模块。RAM12是用于存储CPU11进行动作而所需的数据的存储器。周边电路13是具有串行通信、模拟/数字转换等各种功能的输入输出部。后备存储器14是保存CPU11的程序计数器和包括状态寄存器在内的各种寄存器所具有的重要数据D1；RAM12的全部存储数据中的重要数据D2；及周边电路13的各种输入删除控制寄存器所具有的全部数据中的重要数据D3，的存储器。这些CPU11、RAM12、周边电路13及后备存储器14经CPU路径16相互连接。
图1的半导体电路还具有用于控制直接内存存取动作的DMA控制部21；WDT(监控定时器)22；及恢复标记15。
WDT22对由CPU11定期输出的计数器复位信号CR进行监视，当由于程序超限而在规定的期间内没有计数器复位信号CR输入时，输出超时信号TO。
DMA控制部21，是通过控制而实现每当得到在CPU11正常动作时来自WDT22的计数器复位信号CR时，将上述数据D1、D2及D3保存到后备存储器14中，并且，当WDT22检测出程序超限而有超时信号TO输出时，将保存在后备存储器14中的数据分别恢复到CPU11、RAM12及周边电路13，的数据传输控制装置。
图1中的C1是CPU11用的读/写信号，C2是RAM12用读/写信号，C3是周边电路13用读/写信号，C4是后备存储器14用读/写信号。例如，将CPU11的数据D1保存到后备存储器14中时，用信号C1指定读动作，用信号C4指定写动作，而将保存在后备存储器14中的数据恢复到CPU11中时用信号C4指定读动作，用信号C1指定写动作。
恢复标记15，是用于将通过DMA控制部21的控制而已完成数据的恢复动作这一信息传递到CPU11的标记。C5是恢复标记15用写信号，根据它设置标记15。该恢复标记15在CPU11读取时被复位。
依据具有上述构成的图1的半导体集成电路，当CPU正常动作时将该半导体集成电路的最低限所需数据D1、D2及D3保存到后备存储器14中，而当WDT22检测出程序超限时分别将保存在后备存储器14中的数据恢复，因而，即使因外来干扰等原因而产生程序超限时也可以从该程序的中途开始重新正常动作。也就是说，并不是通过复位动作恢复到正常的状态，而是可以恢复到该半导体集成电路的已完成了正常动作的那一时刻的内部状态。
并且，通过仅保存·恢复最低限所需重要数据，可以减少保存及恢复所需时间，还可减小后备存储器14的容量。
另外，由于设置了用于将已实施了数据恢复动作的信息传递到CPU11的恢复标记15，所以CPU11重新开始动作后通过检查恢复标记15，可以识别已发生了程序超限。因此，通过执行针对这种情况而准备的修复程序，可以获得通过进行从外部再次取得数据或再计算而实现内部状态的修正的机会。
但也可以把CPU11、RAM12及周边电路13中的全部数据作为保存及恢复的对象。这时，因该半导体集成电路的正常的内部状态可以完全复原，所以就不需要上述恢复标记15。
此外，DMA控制部21，在向后备存储器14保存数据及由该后备存储器14恢复数据的过程中，通过将信号C1作为CPU停止信号提供到CPU11可以使该CPU11的动作停止。这样，可以防止在进行数据的保存或恢复过程中因程序超限而引起的误写入，因而可以提高数据的可靠性。
另外，后备存储器14也可以是非易失性存储器。这样，即使电源被切断，后备存储器14中的数据也能保留，所以有利于电源恢复后从程序的中途开始重新开始动作。仅在进行数据的保存及恢复时向后备存储器14提供电源也可以。另外，后备存储器14也可以是该半导体集成电路的外挂式存储器。
图2是表示本发明半导体集成电路的另一构成例的图。如图2所示，后备存储器14，经不同于CPU路径16的后备存储器专用路径17与DMA控制部21连接，CPU11假设没有访问后备存储器14的权限。这样，当CPU11的程序超限时可以防止该CPU11误将保存在后备存储器14中的替换掉。其它方面与图1的构成相同。
图3是表示图1及图2的变形例的恢复控制部的构成例的方框图。图3的恢复控制部由事件计数器31和定时器32构成。事件计数器31通过对超时信号TO的数量进行计数，从而实现对由WDT22检测出的程序超限次数的计数。当该事件计数器31的计数值到达规定值而产生溢出时，CPU停止请求信号SA被送到DMA控制部21及定时器32。定时器32接收到该CPU停止请求信号SA后经过一定期间后将CPU停止解除请求信号SB提供到DMA控制部21。DMA控制部21，当得到CPU停止请求信号SA时在恢复动作结束后保持CPU停止信号C1，当得到CPU停止解除请求信号SB时取消CPU停止信号C1以便使CPU11重新动作。这样，当多次实施数据恢复动作后程序超限仍持续时，强制性地使CPU11的动作停止一定期间，并等超限的原因消除后再重新开始动作。此外，事件计数器31及定时器32，分别由表示CPU11正常动作的计数器复位信号CR清零。
此外，在上述各例中，虽然是将提供WDT22的计数器复位信号CR作为数据保存的时序信号，但也可以在状态寄存器等重要寄存器的改写时刻、中断发生时刻、特定命令的执行时刻、噪声捡出时刻、串行通信中多种出错捡出时刻等各种时刻，进行数据的保存。作为这里言及的中断的例子，可以举出时间中断、模拟·数字转换时所发生的中断、来自其它微机的外部中断等。
综上所述，根据本发明，当存储程序方式的控制模块正常动作时将该控制模块的数据保存到后备存储器中，并且当检测出程序超限时将保存在后备存储器中的数据恢复到该控制模块中，因而，即使发生程序超限也可以从该程序的中途开始重新正常动作。
权利要求
1.一种半导体集成电路，其特征在于包括存储程序方式的控制模块；用于存放保存数据的后备存储器；用于检测所述控制模块中程序超限的超限检测装置；以及通过控制而实现，当所述控制模块正常动作时将该控制模块的数据保存到所述后备存储器中，并且当检测出所述程序超限时将保存在所述后备存储器中的数据恢复到所述控制模块中，的数据传输控制装置，即使发生所述程序超限时也可以从该程序的中途开始重新正常动作。
2.如权利要求1所述的半导体集成电路，其特征在于还包括具有数据存储部的至少一个其它电路模块，所述数据传输控制装置还具有通过控制而实现，当所述控制模块正常动作时将所述其它电路模块的数据保存到所述后备存储器中，并且当检测出所述程序超限时将保存在所述后备存储器中的数据恢复到所述其它电路模块中，的功能。
3.如权利要求1或2所述的半导体集成电路，其特征在于所述数据传输控制装置，仅控制所述控制模块或所述其它电路模块的全部数据中的重要数据的保存及恢复。
4.如权利要求1或2所述的半导体集成电路，其特征在于所述数据传输控制装置还具有在向所述后备存储器保存数据及由该后备存储器恢复数据的过程中，使所述控制模块停止动作，的功能。
5.如权利要求1或2所述的半导体集成电路，其特征在于所述数据传输控制装置是用于控制直接内存存取动作的DMA控制部。
6.如权利要求1或2所述的半导体集成电路，其特征在于所述超限检测装置是监控定时器。
7.如权利要求1或2所述的半导体集成电路，其特征在于所述后备存储器是非易失性存储器。
8.如权利要求1或2所述的半导体集成电路，其特征在于所述后备存储器是该半导体集成电路的外挂式存储器。
9.如权利要求1或2所述的半导体集成电路，其特征在于还包括用于将由所述数据传输控制装置的控制而实施了数据恢复动作的信息，传递到所述控制模块中的恢复标记。
10.如权利要求1或2所述的半导体集成电路，其特征在于所述后备存储器，经不同于所述控制模块路径的专用路径而与所述数据传输控制装置连接，所述控制模块不具有向所述后备存储器的访问权限。
11.如权利要求1或2所述的半导体集成电路，其特征在于还包括用于对检测出的所述程序超限的次数进行计数的事件计数器；和当所述事件计数器的计数值到达规定值时，使所述控制模块的动作停止一定期间后重新开始的定时器。
全文摘要
一种半导体集成电路，包括后备存储器(14)、DMA控制部(21)及WDT(监控定时器)(22)。DMA控制部21在CPU(11)处于正常动作WDT(22)接收到计数器复位信号(CR)时，将CPU(11)、RAM(12)及周边电路(13)的各种数据保存到后备存储器(14)中，并且当由WDT(22)检测出程序超限而输出超时信号(TO)时，将保存在后备存储器(14)中的数据分别恢复到CPU(11)、RAM(12)及周边电路(13)中。从而解决了当发生程序超限时对CPU实施复位后会返回初始状态，从初始状态再执行程序会失去中途的数据的问题，实现了即使发生所述程序超限时也可以从该程序的中途开始重新正常动作。
文档编号G06F13/28GK1484149SQ03154909
公开日2004年3月24日 申请日期2003年8月25日 优先权日2002年8月26日
发明者米田贵史, 神吉勉, 辨野宏, 吉冈志郎, 上西恒雄, 郎, 雄 申请人:松下电器产业株式会社