专利名称：比特平面并行的率失真优化截取内嵌码块编码结构的制作方法
技术领域：
本发明涉及图像处理技术领域，特别是一种比特平面并行的率失真优化截取内嵌码块编码(EBCOT)结构，用于各种数字设备的图像压缩编码。
背景技术：
随着多媒体和网络技术的发展和应用，已有的静止图像压缩标准JPEG已不能满足当前市场和实际应用的要求，为此国际标准组织于2000年11月制定了静止图像压缩的新标准JPEG2000。该新标准采用了澳大利亚学者David Taubman在High PerformanceScalable Image Compression with EBCOT(IEEE Trans.Image Processing，vol.9，no.7，pp.1158-1170，July 2000)一文中提出的小波变换和率失真优化截取内嵌码块编码算法(EBCOT)，该算法分为T1和T2两部分。T1由内嵌比特平面编码和MQ算术编码器组成，完成上下文形成和算术编码；T2部分完成率控制和码流组织。进行率失真优化截取内嵌码块编码算法(EBCOT)编码时，各小波子带划分为更小的码块(如64×64)，以码块为单位独立作T1编码。不同的码块产生的比特流长度是不相同的，它们对恢复图像质量的贡献也是不同的。因此对于所有码块产生的比特流，T2采用了率失真优化技术进行后压缩处理，完成码流的率控制和组织。
以下对静止图像压缩的新标准JPEG2000中的熵编码原理进行描述设码块Bi中的量化系数为qi[m，n]，以符号-幅值的形式表示，Δi为相应的量化步长，Mi为qi[m，n]的比特平面个数，χi[m，n]为符号位(0表示正数，1表示负数)，vi[m，n]为Mi-比特的幅度值。令vip[m，n]为vi[m，n]第p层的比特，其中0≤p＜Mi且p＝0对应于最低位LSB。比特平面编码就是首先传输最高位MSBviMi-1[m，n]，然后传输次重要的比特平面。
为了有效的对vip[m，n]进行编码，这里利用了当前样点si[m，n]和相邻样点以前的编码信息，即上下文。码块中的每个系数有一个二进制状态变量σi[m，n]，初始化为0，表示当前系数是不重要的，在对第一个非零比特vip[m，n]≠0编码时变为1，表示当前系数是重要的，σi[m，n]称为si[m，n]的“重要性状态”。其中，在比特平面p对si[m，n]编码时，静止图像压缩的新标准JPEG2000使用了四种编码单元“零编码”(ZC)、“符号编码”(SC)、“幅值细化”(MR)和“游程编码”(RLC)。
如果样点是不重要的，即σi[m，n]＝0，则使用零编码ZC或游程编码RLC来编码样点在当前比特平面是否重要；如果样点变为重要的，则使用符号编码SC来编码符号位并且置σi[m，n]为1；如果样点在上一个比特平面已经重要，即σi[m，n]＝1，则通过幅值细化MR来编码vip[m，n]。在每种情况下，编码单元输出一个二进制符号(0或1)和当前的上下文，并传送给算术编码器MQ进行压缩。零编码ZC输出的符号是vip[m，n]，其上下文状态是当前样点的8个相邻样点的重要性。因此当前系数最多可以有256种上下文状态，为了降低实现复杂度，根据一些特殊的规则聚类，可以把这256种状态简化为9种上下文。如果vip[m，n]≠0，则进行符号编码SC。该符号编码SC输出的符号是 其中 是由符号编码SC的上下文状态确定的符号预测值符号表示异或运算。符号编码SC的上下文状态由上下左右4个样点的重要性及其相应的符号组成，因此也有256种状态，静止图像压缩的新标准JPEG2000将其简化为5个上下文。幅值细化MR编码的输出是vip[m，n]，这里引入另一个状态变量σi′[m，n]，用来表示是否第一次使用幅值细化MR编码。通过σi′[m，n]和相邻样点的重要性状态分成3种上下文。游程编码RLC用来处理同一列连续4个样点，以减少连续0符号的数目。如果该列4个系数的σi[m，n]＝0并且都没有重要的邻居，则采用游程编码RLC，输出其中是否有vip[m，n]＝1，它只有一个上下文。如果游程编码RLC在编码时4个系数中至少有一个变成重要，则要输出第一个重要系数的位置(两个比特)，位置的输出采用固定的上下文，其概率模型是均匀分布的。然后对第一个重要系数进行符号编码SC，后面的系数进行零编码ZC。在进行编码时，量化系数的比特平面编码是按下列三个编码过程进行的，在每个步骤中使用了上述零编码ZC、符号编码SC、幅值细化MR和游程编码RLC四种编码单元中的一种或多种操作。在每个编码过程中，码块中的系数按照每四行组成的条带进行扫描，条带内按照列顺序扫描，直到扫遍完码块中的所有系数为止，扫描顺序如图5所示。
具体的比特平面编码方法如下第一步进行重要性传播Pip，1，即对于不重要但有重要邻居的系数进行零编码ZC，如果系数变成重要则进行符号编码SC；第二步进行幅值细化Pip，2，即对于已经重要的系数，进行幅值细化MR编码；第三步清理更新Pip，3，即对于不重要且未编码过的系数进行零编码ZC或游程编码RLC，如果有系数变成重要则进行符号编码SC。
返回第一步进行下一个比特平面p-1的编码。
虽然澳大利亚学者David Taubman在High Performance Scalable ImageCompression with EBCOT(IEEE Trans.Image Processing，vol.9，no.7，pp.1158-1170，July2000)一文中给出了小波变换和率失真优化截取的内嵌码块编码(EBCOT)的方法描述，但是并没有具体的硬件实现结构。因此，不少学者致力于率失真优化截取的内嵌码块编码(EBCOT)硬件结构的研究，而且提出了实现率失真优化截取内嵌码块编码(EBCOT)硬件结构。例如，美国学者Kishore Andra分别在2003年IEEE Trans.on Circuits and Systemfor Video Technology期刊发表文章A High-Performance JPEG2000 Architecture(Vol.13，No.3 March 2003 pp209-218)和其博士论文Wavelet and Entropy Coding Accelerators forJPEG2000，Arizona State University，December 2001中详细给出实现率失真优化截取内嵌码块编码(EBCOT)的硬件结构。该结构的主要特点有1)通过组合逻辑实现状态信息的输入；2)状态信息存储在3个内存中；3)状态和幅值信息存储在5个寄存器中；4)通过一个24状态的状态机实现对整个模块的控制。又如，台湾学者Chung-Jr Lian Chung-JrLian在2003年IEEE Trans.on Circuits and System for Video Technology期刊发表文章Analysis and Architecture Design of Block Coding Engine for EBCOT in JPEG2000(Vol.13，No.3 March 2003 pp219-230)也详细给出了实现率失真优化截取内嵌码块编码(EBCOT)硬件结构。该结构的主要特点有1)整个结构基于列处理；2)采用像素跳过和列跳过提高处理速度。
上述两种采用硬件实现率失真优化截取内嵌码块编码(EBCOT)的结构，虽说代表了当前硬件化JPEG2000的最新技术，但是由于这两种结构在处理编码比特平面时采用的是从最高比特平面到最低比特平面依次编码的串行方式，因而编码速度和效率较低，而且美国学者Andra采用的24状态机进行控制，结构复杂，容易在单像素位置产生时钟浪费。
发明的技术方案本发明的目的是提供一种比特平面并行的率失真优化截取内嵌码块编码(EBCOT)硬件结构，以克服现有串行硬件结构在实现静止图像压缩新标准JPEG2000时编码速度和效率较低的不足。
实现本发明目的的技术关键是对编码比特平面进行并行处理，采用组合逻辑实现编码模块结构，主要包括小波变换器，外部存储器，小波系数输出器，并行比特平面编码器，并行缓冲器，复选器，算术编码器，其中小波变换器，用于将原始图像数据进行离散小波变换，并将变换系数写入外部存储器；外部存储器，用于存储小波变换系数；
小波系数输出器，用于按分辨率递增顺序读出小波系数，每四个点为一个条带，并输出到各并行比特平面编码器；并行比特平面编码器，用于将小波系数输出器输出的各条带同时进行比特平面编码和状态变量的组织，并对状态变量同时进行更新；并行缓冲器，用于寄存从各并行比特平面编码器输入的上下文信息，并依次读出该上下文信息；复选器，用于把从各并行缓冲器输入的多个下文信息进行选择输出；算术编码器，用于对从复选器输入的上下文信息进行压缩编码并输出压缩码流。
上述比特平面并行的率失真优化截取内嵌码块编码结构，其中比特平面编码器主要由状态存储器，上下文产生器，上下文输出器，上下文缓冲器，控制器，阶段计数器，状态寄存器组成；该状态存储器采用片内双端口存储器，用于存放每一个码块所有条带的状态信息；该上下文产生器采用组合逻辑门阵列，用于产生上下文和数据并传送到上下文输出器中；该上下文输出器，用于读出上下文产生器生成的上下文和数据，并写入到上下文缓冲器中；该控制器，用于产生控制状态存储器和状态寄存器的控制信号；该阶段计数器，用于产生指示编码过程信号，即当前所处的如重要性传播，幅值细化和清理更新等具体编码过程；该状态寄存器采用左、中、右三个30位宽的状态寄存器(LEFT、MIDDLE、RIGHT)，用于暂存状态存储器中的条带信息。
上述比特平面并行的率失真优化截取内嵌码块编码结构，其中左状态寄存器LEFT的输出分别与状态存储器和上下文产生器相连接，用于完成对状态变量的更新和参与上下文的形成，右状态寄存器RIGHT的输入连接到状态存储器的输出端，右状态寄存器RIGHT的输出分别连接到上下文产生器与中状态寄存器MIDDLE的输入端，用以参与上下文的形成与更新中状态寄存器MIDDLE，中状态寄存器MIDDLE的输出连接到上下文产生器参与上下文的形成。
上述比特平面并行的率失真优化截取内嵌码块编码结构，其中上下文产生器根据三个状态寄存器(LEFT、MIDDLE、RIGHT)的状态数值，以组合逻辑形式同时产生四个位置的十五个数据信号，即分别在位置(7)、位置(8)、位置(9)、位置(10)产生零编码(ZC)，符号编码(SC)和幅值细化(MR)，以及游程编码(RLC)的三个上下文数据信号，参见图3。
上述比特平面并行的率失真优化截取内嵌码块编码结构，其中每一个条带的位置点个数为四个小波系数点与上下边界之和，即4+2，每一个位置点的状态变量需要五位比特，即重要性状态位(σ)，幅值位(v)，符号位(χ)，访问位(η)和细化状态位(σ′)，该重要性状态位(σ)和细化状态位(σ′)，每个条带有三十位状态变量。
上述比特平面并行的率失真优化截取内嵌码块编码结构，其中五个状态变量中的重要性状态(σ)和细化状态(σ′)与比特平面位置有关，即σp=Σi=p+1MSBνi[m,n],σp′=σp+1]]>式中，p为比特编码平面号σp为第p比特平面位置点[m，n]处的重要性状态νi[m，n]为位置点[m，n]在第i比特平面处的幅值σ′p为第p比特平面位置点[m，n]处的细化状态σp+1为第p+1比特平面位置点[m，n]处的重要性状态各个比特平面的幅值位(v)由小波系数在该比特平面的数值确定，符号位(χ)由小波系数的符号确定，访问位(η)在编码时确定。
本发明由于采用编码比特平面并行处理及由组合逻辑实现编码模块的结构，不但充分利用了比特平面间的并行度，而且克服了状态机控制的复杂性，避免了在单像素位置产生时钟浪费的现象，因此编码速度和效率有了显著提高。表1给出了实测Lena和Barbara两幅图像第一个码块在串行和并行方式下实际需要的时钟周期数，取码块大小为32×32，其中Lena图像的并行方式比串行方式的执行时间减少了86.42％，Barbara图像的并行方式比串行方式的执行时间减少了86.36％。通过对Lena图像进行了估算，整幅图像至多需128000个时钟周期，效率比台湾学者Chung-Jr Lian给出的结果高。系统运行结果表明，系统最高时钟频率可达到52.247MHz。表2给出采用比特平面并行结构JPEG2000-BP算法和基于小波变换SPIHT算法以及标准的JPEG2000算法，对不同分辨率的三幅测试图像在不同码率下得到的结果，从表2中可见，尽管本发明在速度上提高了约一个数量级，而在峰值信噪比(PSNR)性能上基本与已有的静止图像压缩新标准JPEG2000以及基于小波变换SPIHT算法相当。因此，本发明在图像检索、因特网传输、网络浏览、文本图像、数码相机、医学图像、遥感图像和桌面印刷等多个领域具有巨大的应用价值。尤其是在视频数据的网络传输方面已经显示了其高质量，大压缩比，抗误码能力等显著优点。同时本发明也可用于侦察卫星的数传系统，及战场的监控等军事领域。
表1并行方式与串行方式的执行时间比较
表2峰值信噪比
图1是本发明并行的比特平面编码系统结构2是本发明比特平面编码器结构3是本发明条带处理位置4是本发明的状态位寄存器5是本发明对正规(Regular)方式的条带扫描顺序6(a)是本发明对Lena图像比特平面数-峰值信噪比曲线6(b)是本发明对Barbara图像比特平面数-峰值信噪比曲线图
具体实施例方式本发明的结构是采用XILINX ISE 5.1集成开发软件和VHDL、Verilog HDL语言，在XILINX公司的XCV600e-6BG432可编程芯片上实现。
参照图1，本发明的并行比特平面编码系统结构包括小波变换器，外部存储器(图中未画出)，小波系数输出器，并行比特平面编码器，并行缓冲器，复选器，算术编码器。小波变换器首先对原始图像进行离散小波变换得到频率域的小波系数，存入到外部存储器。该小波选择JPEG2000建议的整数5/3小波，小波系数的量化步长为1，小波级数为3。由小波系数输出器根据分辨率渐进要求，将小波系数按级数和频带读出送给并行的各个比特平面编码器，根据小波系数在各个比特平面的值，组织该系数在对应平面的状态变量值，并将该状态变量值存储到对应的片内双端口存储器中。每一个比特平面编码器接收小波系数和状态变量在该平面的数值，按照编码要求生成对应的上下文和数据信息。生成的上下文和数据存放到每个平面对应的并行上下文缓冲器中，各缓冲器中的上下文和数据通过复选器选择输出到算术编码器进行压缩编码。由算术编码器产生的压缩码流提供给后续编码器进行优化截取，最终形成标准码流。
参照图2，本发明的比特平面编码器结构主要由状态存储器，状态寄存器，上下文产生器，上下文输出器，上下文缓冲器，控制器，阶段计数器组成。其中状态存储器是存放一个码块所有条带的状态信息的片内双端口存储器；状态寄存器设为左、中、右(LEFT、MIDDLE、RIGHT)三个，该三个状态寄存器分别对应图3中的三个条带的30位状态寄存器，该三个状态寄存器的打入使能信号分别是LEFT_EN，MID_EN和RIGHT_EN；上下文产生器采用产生上下文和数据的组合逻辑门阵列，是整个编码器的核心模块；上下文输出器将上下文产生器生成的上下文和数据读出写入到上下文缓冲器中；控制器主要是产生控制状态存储器和三个条带寄存器的控制信号，是整个编码器的控制模块；阶段计数器是编码过程的计数模块，产生指示编码过程信号，即当前所处的如重要性传播，幅值细化和清理更新等具体编码过程。左寄存器LEFT的输出连接到状态存储器的输入端，将上下文产生器在编码时产生的最新状态变量值写回到状态存储器中，完成对状态变量的更新过程，通过更新可使在后续编码过程中所使用的状态变量值是最新的，以确保编码的正确性。同时寄存器LEFT的输出也连接到上下文产生器参与上下文的形成。中寄存器MIDDLE的输入连接到右寄存器RIGHT的输出，中寄存器MIDDLE的输出连接到上下文产生器参与上下文的形成。右寄存器RIGHT的输出连接到上下文产生器参与上下文的形成，同时连接到中寄存器MIDDLE的输入，用以更新中寄存器MIDDLE，右寄存器RIGHT的输入连接到状态存储器的输出端。
编码过程如下第一步，完成重要性传播过程。即由编码器接收来自小波变换器的启动信号，阶段计数器指示为重要性传播，并对控制器复位开始编码，控制器将状态存储器中的三个条带信息依次读出分别写入到三个状态寄存器，上下文产生器接收到三个状态寄存器的数值后，由其内部组合逻辑阵列产生对应的上下文和数据信息，并通过上下文输出器将上下文和数据信息写入缓冲器中。然后重复上述过程，完成一个码块的所有条带的重要性传播编码。
第二步，完成幅值细化过程。对上述码块按与第一步相同步骤进行幅值细化编码过程，这时阶段计数器指示为幅值细化。
第三步，完成清理更新过程。对上述码块进行清理更新，这时阶段计数器指示为清理更新。
至此一个码块编码结束，进行下一个码块编码，直到所有码块编码结束后，完成对整个图像的比特平面编码。
图3给出了状态变量组织的条带处理位置，每个条带由六个位置点组成，每个位置点在每一个编码平面都包含有重要性状态位(σ)，幅值位(v)，符号位(χ)，访问位(η)和细化状态位(σ′)五个状态变量，每个位置点的状态变量位数为五位，每个条带的状态变量共三十位。图3中的位置点7、8、9、10表示在处理每个条带时，上下文窗考虑当前要处理的四个位置，位置点6和11表示在处理每个条带时要考虑的左右相邻条带位置。由于对编码的处理顺序是以条带为单位从左向右，从上向下进行，所以可以将每一个条带视为基本处理单元，这样可以避免条带内某些位置不产生上下文输出时带来的时钟浪费。
上述比特平面并行的率失真优化截取内嵌码块编码结构，其中五个状态变量中的重要性状态(σ)和细化状态(σ′)与比特平面位置有关，即σp=Σi=p+1MSBνi[m,n],σp′=σp+1]]>式中，p为比特编码平面号σp为第p比特平面位置点[m，n]处的重要性状态vi[m，n]为位置点[m，n]在第i比特平面处的幅值σ′p为第p比特平面位置点[m，n]处的细化状态σp+1为第p+1比特平面位置点[m，n]处的重要性状态各个比特平面的幅值位(v)不同，该幅值位由小波系数在该比特平面的数值确定，符号位(χ)由小波系数的符号确定，访问位(η)在编码时确定。至此，每一个比特平面的状态信息可以同时获得，这样就保证了比特平面并行编码的可行性。
参见图4，第一行为图3中当前处理条带的位置标号，第二行为各位置点所对应的状态信息位。
参见图5，本发明的条带扫描和上下文生成是按JPEG2000提供的两种可选正规条带扫描顺序Regular和垂直条带扫描顺序Vertical causal。采用正规条带扫描顺序Regular方式，设码块大小为32×32，共256个条带，上下文数据生成是根据三个状态寄存器(LEFT、MIDDLE、RIGHT)的值，以组合逻辑形式同时产生四个位置的数据。虽然从图4中可见一个条带的四个位置是依次处理的，但是每一个位置产生的上下文是完全可以同时预知的，也就是在一个时钟内该条带应生成的所有上下文数据可以同时获得。对于每一个条带在编码时，最多可以生成的上下文数为十五个，它们分别是位置7的零编码(ZC)，符号编码(SC)和幅值细化(MR)；位置8的零编码(ZC)，符号编码(SC)和幅值细化(MR)；位置9的零编码(ZC)，符号编码(SC)和幅值细化(MR)；位置10的零编码(ZC)，符号编码(SC)和幅值细化(MR)；以及游程编码(RLC)的三个上下文。这些上下文数据可以通过条带的状态值得到，并且可以设定上下文有效信号来指定该上下文是否有效以供输出时使用。例如，位置7的零编码(ZC)上下文由位置0、1、2、6、8和11、12、13的状态变量根据标准规定来决定，而这8个相邻位置的状态信息则可在三个状态寄存器中得到。这样就可以使条带内上下文并行输出，很大程度上节省了时钟。上下文输出器就是结合这十五个上下文的有效信号将该条带生成的有效上下文依次输出。
参见图6，本发明根据JPEG2000量化标准，可以通过设置量化死区(DEADZONE)来调整并行的比特平面数，以得到比特平面数与图像质量之间的关系，确定所需的比特平面数目。图6是用软件得到的Lena和Barbara图像的比特平面数与峰值信噪比(PSNR)曲线，其中图6(a)是对Lena图像比特平面数-峰值信噪比曲线图，图6(b)是对Barbara图像比特平面数-峰值信噪比曲线图可见曲线两端是平坦的，中间部分有所下降，这就意味着没有必要设置最大的比特平面数来获取最高的峰值信噪比(PSNR)。在硬件资源的约束下，一般选择中间偏上点作为实际并行编码的平面数，例如范围为8-12之间。经过小波变换后，小波系数的位宽就是决定参加并行编码平面个数的主要因素。对于基于提升的整数5/3小波，一般小波系数可以用12+1位源码表示，其中包括一位符号位。
权利要求
1.一种比特平面并行的率失真优化截取内嵌码块编码结构，其特征在于包括小波变换器，用于将原始图像数据进行离散小波变换，并将变换系数写入外部存储器；外部存储器，用于存储小波变换系数；小波系数输出器，用于按分辨率递增顺序读出小波系数，每四个点为一个条带，并输出到各并行比特平面编码器；并行比特平面编码器，用于将小波系数输出器输出的各条带同时进行比特平面编码和状态变量的组织，并对状态变量同时进行更新；并行缓冲器，用于寄存从各并行比特平面编码器输入的上下文信息，并依次读出该上下文信息；复选器，用于把从各并行缓冲器输入的多个下文信息进行选择输出；算术编码器，用于对从复选器输入的上下文信息进行压缩编码并输出压缩码流。
2.根据权利要求1所述的编码结构，其特征在于每个并行比特平面编码器主要由状态存储器，上下文产生器，上下文输出器，上下文缓冲器，控制器，阶段计数器，状态寄存器组成；该状态存储器采用片内双端口存储器，用于存放每一个码块所有条带的状态信息；该上下文产生器采用组合逻辑门阵列，用于产生上下文和数据并传送到上下文输出器中；该上下文输出器，用于读出上下文产生器生成的上下文和数据，并写入到上下文缓冲器中；该控制器，用于产生控制状态存储器和状态寄存器的控制信号；该阶段计数器，用于产生指示编码过程信号，即当前所处的如重要性传播，幅值细化和清理更新等具体编码过程；该状态寄存器采用左、中、右三个30位宽的状态寄存器(LEFT、MIDDLE、RIGHT)，用于暂存状态存储器中的条带信息。
3.根据权利要求1或2所述的编码结构，其特征在于左状态寄存器(LEFT)的输出分别与状态存储器和上下文产生器相连接，用于完成对状态变量的更新和参与上下文的形成，右状态寄存器(RIGHT)的输入连接到状态存储器的输出端，右状态寄存器(RIGHT)的输出分别连接到上下文产生器与中状态寄存器(MIDDLE)的输入端，用以参与上下文的形成与更新中状态寄存器(MIDDLE)，中状态寄存器(MIDDLE)的输出连接到上下文产生器参与上下文的形成。
4.根据权利要求1或2所述的编码结构，其特征在于上下文产生器根据左、中、右三个状态寄存器(LEFT、MIDDLE、RIGHT)的状态数值，以组合逻辑形式同时产生四个位置的十五个数据信号，即分别在位置(7)、位置(8)、位置(9)、位置(10)产生零编码(ZC)，符号编码(SC)和幅值细化(MR)，以及游程编码(RLC)的三个上下文数据信号。
5.根据权利要求1或2所述的编码结构，其特征在于每一个条带的位置点个数为四个小波系数点与上下边界之和，即4+2，每一个位置点的状态变量需要五位比特，即重要性状态位(σ)，幅值位(v)，符号位(x)，访问位(η)和细化状态位(σ′)，该重要性状态位(σ)和细化状态位(σ′)，每个条带有三十位状态变量。
6.根据权利要求5所述的编码结构，其特征在于五个状态变量中的重要性状态(σ)和细化状态(σ′)与比特平面位置有关，即σp=Σi=p+1MSBvi[m,n]]]>σ′p＝σp+1，式中，p为比特编码平面号σp为第p比特平面位置点[m，n]处的重要性状态vi[m，n]为位置点[m，n]在第i比特平面处的幅值σ′p为第p比特平面位置点[m，n]处的细化状态σp+1为第p+1比特平面位置点[m，n]处的重要性状态各个比特平面的幅值位(v)由小波系数在该比特平面的数值确定，符号位(x)由小波系数的符号确定，访问位(η)在编码时确定。
全文摘要
本发明涉及一种比特平面并行的率失真优化截取内嵌码块编码结构。该结构包括小波变换器，小波系数输出器，外部存储器，并行比特平面编码器，并行缓冲器，复选器，算术编码器。小波变换器对图像进行小波变换得到小波系数，存入到外部存储器，小波系数输出器读出小波系数送给并行的各个比特平面编码器，组织该系数在对应平面的状态变量值，存储到对应的片内双端口存储器中，按照编码要求生成上下文和数据信息，存放到每个平面对应的上下文缓冲器中，各缓冲器中的上下文和数据通过复选器合输出到算术编码器进行压缩编码，产生压缩码流提供给后续编码模块进行优化截取，形成标准码流。可用于对各种数字设备的图像压缩编码及视频数据的网络传输等领域。
文档编号G06T9/00GK1529285SQ20031010581
公开日2004年9月15日 申请日期2003年10月13日 优先权日2003年10月13日
发明者刘凯, 李云松, 吴成柯, 庄怀宇, 曹斌, 刘 凯 申请人:西安电子科技大学