专利名称：用于图像信号并行操作的单指令多数据流型并行操作设备的制作方法
技术领域：
本发明涉及一种用于对图像信号例如图像编码译码器(CODEC)等执行并行操作的单指令多数据流(SIMD)型并行操作设备。
背景技术：
近年来，随着数字图像设备领域技术的飞速发展，图像处理例如与图像有关的压缩/扩展和滤波变得非常复杂。在图像处理中，对于分别以帧格式或场格式方式存储在存储器中的图像，以帧格式或场格式方式来进行处理。帧格式是指其中顶场和底场交替构成图像的格式。场格式是指其中顶场和底场分别设置在不同位置、每个顶场和底场作为一块的格式。
图33A示出了由八个水平像素×八个垂直像素组成的一个帧格式。图33B示出了由八个水平像素×八个垂直像素组成的一个场格式。Ti(i＝00～31)表示顶场的一个像素单元。Bi(i＝00～31)表示底场的一个像素单元。数字000～111表示二进制地址。例如，正如一个以帧格式或场格式方式进行的图像处理实例将提到的，运动图像专家组(MPEG)的运动压缩处理(MC处理)。虽然在此省略其详细说明，但该MC处理包括用于从帧格式图像预测该图像的运动的帧.预测和用于从场格式图像预测该图像的运动的场预测。在此情况下，分别以帧格式或场格式方式对以帧格式或场格式方式存储的图像数据执行读处理。当进行相同类型的处理时，就涉及MPEG的离散余弦变换(DCT)处理。尽管再次省略其详细说明，但作为傅立叶变换的一种类型的DCT处理是一种将二维图像转换为二维频率的变换。该DCT处理包括两种处理，一种处理是用于处理帧格式图像的帧DCT，以及用于处理场格式图像的场DCT。前面提到了图像数据的读取，然而也以相同方式写入图像数据。
在读取对应于一个地址的图像数据中，一些数据并不必读取，作为一个实例，该实例涉及用于MPEG解码的解码数据。在此采用称为编码块图形(CBP)的数据。尽管在此省略其详细说明，但CBP用于判定宏块中的各块是否分别被编码。当对应于块的CBP值为“0”时，那么就不编码该块，并且所有编码数据为“0”，这样就不必读取该数据。
在此，将解决的问题是，当没有按照所需的格式在数据存储器中存储图像数据时，就必须重新排列读取该数据的次序。例如，当按照图33A中的方式排列图像时，就可以在以帧格式方式读取该数据的情况下，根据000、001、010、...、111的串行地址来读取该数据，当以场格式方式读取该数据时，就必须以地址000、010、100、110、001、011、101和111的顺序来读取该数据。
日本未审专利No.07-121687公开了一种通过执行一位旋转(one-bitrotation)来成功解决了该问题的技术。图34示出了根据该技术的操作设备的结构。该操作设备是一种SIMD类型的并行操作设备并包括八个处理器单元16。图35示出了处理器单元16的结构。图像数据以图33A中所示的这种帧格式，存储在数据存储器18中。在数据地址存储存储器19中，由地址指示图像数据的读取顺序并由此进行图像数据的存储。
图37A示出了用于以帧格式读取数据的数据地址存储存储器19。图37B示出了以场格式读取数据的数据地址存储存储器19。在图37A和37B中所示的数字000～111为二进制记数法表示，而括号内的数字0～7为十进制记数法表示。
图36示出了数据地址转换电路20的结构。转换装置选择信号24根据在该数据地址存储存储器19中存储的读取顺序是否为帧格式或场格式方式来进行改变。设置了旋转电路28，以便当存储了帧格式读取顺序时执行向左的一位旋转，并且当存储了场格式读取顺序时执行向右的一位旋转。采用帧/场选择信号25来选择读取格式。设置了地址转换选择器27，以便当需要以不同于数据地址存储存储器19中存储的读取顺序的读取顺序方式读取数据时，选择旋转后(post-rotation)地址26，否则选择转换前(pre-conversion)地址21。
图38A和38B分别示出了旋转电路28的操作。图38A示出了在数据地址存储存储器19中存储帧格式读取顺序的情况，而图38B示出了在数据地址存储存储器19中存储场格式读取顺序的情况。
下面参照图38A进行说明，将转换前地址21从上侧顺序输入到数据地址转换电路20，将前一半中的四个地址转换为对应于顶场的地址，同时将后一半中的四个地址转换为对应于底场的地址。根据前述方法，如图33A中所示，就可以以场格式方式获得以帧格式方式排列在该存储器中的图像。
然而，前述方法假定数据以帧格式方式排列。因此，前述方法不适合于需要以帧格式方式从以场格式方式排列的图像获得图像的情况。
而且，基于假定以存储器的一行来设置相应图像的一行的前述方法，也不适合于该相应图像的行在容量上大于该存储器的行的情况。
在前述方法不适合的各种情况下，例如以帧格式方式读取以场格式方式存储的图像的情况，就必须操作待读取的数据的地址。将需要一种能够对应于读取格式增加程序尺寸，使得该操作设备执行地址操作的程序。数据写入操作也面临同样的问题。
作为一种解决方法，可以选择将数据更新为所需格式的数据。然而，需要在操作设备中重复写入/存储的这种方法，将会导致操作设备的处理能力的增加。而且，采用直接存储器存取(DMA)的方法存在更加频繁地发布DMA指令的问题。此外，作为不同的选择，可以预先准备地址转换表。然而，前述方法需要对应于不同转换类型的转换表的数量，因此将会导致必须的存储器尺寸的增加。
根据现有技术的这些方法不包含用于利用地址来控制读取的机制，因此不能够控制相对于存储器的任何不必要的读取。因此，由于不必访问存储器，用于读取后来证明是不必要的数据所消耗的功率就会白白浪费。当对存储有不必要数据的地址进行访问时，编写数据读取指令不发送的方式将会比较方便。然而，当在该操作设备中进行这种判定时，在该操作设备中建立的程序就会变得复杂。
发明内容
根据本发明的SIMD类型的第一并行操作设备，包括包含多个处理器单元的SIMD类型的处理器单元组，其中各个处理器单元同时执行相同的操作；从各个处理器单元中可访问的数据存储器；以及地址转换单元，用于根据控制信号，通过改变地址的位的位置(bit position)来转换所述处理器单元可访问的该数据存储器的地址。
在第一SIMD类型的并行操作设备中，当假定在该数据存储器中的图像数据排列为帧格式方式时，就根据设置的控制信号来控制该地址转换单元，由此改变成以帧格式方式进行访问的状态、而不改变该处理器单元访问该数据存储器处的地址，并且改变成通过将该地址转换为不同地址以场格式方式进行访问的状态。可选择地，当假定在该数据存储器中的图像数据排列为场格式方式时，就根据设置的控制信号来控制该地址转换单元，由此改变成以场格式方式进行访问的状态、而不改变该处理器单元访问该数据存储器处的地址，并且改变成通过将该地址转换为不同地址以帧格式方式进行访问的状态。如上所述，根据第一SIMD类型的并行操作设备，就可以按照帧格式方式或场格式方式的任何一种方式来访问该数据存储器。
在上述结构中，可以按照以下不同方式在该地址转换单元中改变该位的位置1)该地址转换单元将该地址数据的低位的第一位、第二位和第三位分别重新排列为该低位的第二位、第三位和第一位，由此改变该位的位置。
当每一个处理以8个像素为一个单元，并且假定在该数据存储器中的图像数据以帧格式方式排列时，上述地址转换能够按照场格式方式进行访问。
2)该地址转换单元将该地址数据的低位的第一位、第二位和第三位分别重新排列为该低位的第三位、第一位和第二位，由此改变该位的位置。
当每一个处理以8个像素为一个单元，并且假定在该数据存储器中的图像数据以场格式方式排列时，上述地址转换能够按照帧格式方式进行访问。
3)该地址转换单元将该地址数据的低位的第一位、第二位、第三位、第四位和第五位分别重新排列为该低位的第一位、第三位、第四位、第五位和第二位，由此改变该位的位置。
在每一个处理以16个像素为一个单元、并且因有限的存储器宽度不能在该存储器的一行中设置该图像数据的一行由此在后一行排列该行的剩余部分、并且进一步假定在该数据存储器中的图像数据以帧格式方式排列的情况下，上述地址转换能够按照场格式方式进行访问。在上述方式中，不必提供对应于该访问格式的程序，由此减少了代码长度。而且，不必重新排列该数据，因而可以降低处理能力。
4)该地址转换单元将该地址数据的低位顺序的第一位、第二位、第三位、第四位和第五位分别重新排列为该低位的第一位、第五位、第二位、第三位和第四位，由此改变该位的位置。
当每一个处理以16个像素为一个单元，并且因有限的存储器宽度不能在该存储器的一行中设置该图像数据的一行由此在后一行排列该行的剩余部分，并且进一步假定在该数据存储器中的图像数据以场格式方式排列时，上述地址转换能够按照帧格式方式进行访问。在上述方式中，不必提供对应于该访问格式的程序，由此减少了代码长度。而且，不必重新排列该数据，因而可以降低处理能力。
5)该地址转换单元将该地址数据的低位的第一位、第二位、第三位、第四位和第五位改变为该低位的第五位、第一位、第二位、第三位和第四位的排列状态，并且改变为低位的第五位、第二位、第三位、第四位和第一位的排列状态，由此改变该位的位置。
当每一个处理以16个像素为一个单元并且因有限的存储器宽度不能在该存储器的一行中设置该图像数据的一行由此在16行下面的位置排列该行的剩余部分，并且进一步假定在该数据存储器中的图像数据以帧格式方式排列时，上述地址转换能够按照场格式方式进行访问。在上述方式中，不必提供对应于该访问格式的程序，由此减少了代码长度。而且，不必重新排列该数据，因而可以降低处理能力。
6)该地址转换单元将该地址数据的低位的该第一位、第二位、第三位、第四位和第五位改变为低位的第五位、第四位、第一位、第二位和第三位的排列状态，并且改变为低位的第五位、第一位、第二位、第三位和第四位的排列状态，由此改变该位的位置。
当每一个处理以16个像素为一个单元，并且因有限的存储器宽度不能在该存储器的一行中设置该图像数据的一行由此在16行下面的位置排列该行的剩余部分，并且进一步假定在该数据存储器中的图像数据以场格式方式排列时，上述地址转换能够按照帧格式方式进行访问。在上述方式中，不必提供对应于该访问格式的程序，由此减少了代码长度。而且，不必重新排列该数据，因而可以降低处理能力。此外，因为不必提供地址转换表，所以就不用增加所需的存储器的尺寸。
7)该地址转换单元将该地址数据的低位的第一位、第二位、第三位、第四位和第五位改变为低位的第四位、第一位、第二位、第三位和第五位的排列状态，并且改变为低位的第四位、第二位、第三位、第五位和第一位的排列状态，由此改变该位的位置。
当每一个处理以16个像素为一个单元，并且因有限的存储器宽度不能在该存储器的一行中设置该图像数据的一行由此在8行下面的位置排列该行的剩余部分，并且进一步假定在该数据存储器中的图像数据以帧格式方式排列时，上述地址转换就能够按照场格式方式进行访问。在上述方式中，不必提供对应于该访问格式的程序，由此减少了代码长度。而且，不必重新排列该数据，因而可以降低处理能力。此外，因为不必提供地址转换表，所以就不用增加所需的存储器的尺寸。
8)该地址转换单元将该地址数据的低位的第一位、第二位、第三位、第四位和第五位改变为低位的第四位、第五位、第一位、第二位和第三位的排列状态，并且改变为低位的第四位、第一位、第二位、第三位和第五位的排列状态，由此改变该位的位置。
在每一个处理以16个像素为一个单元，并且因有限的存储器宽度不能在该存储器的一行中设置该图像数据的一行由此在8行下面的位置排列该行的剩余部分，并且进一步假定在该数据存储器中的该图像数据以场格式方式排列时，上述地址转换就能够按照帧格式方式进行访问。在上述方式中，不必提供对应于该访问格式的程序，由此减少了代码长度。而且，不必重新排列该数据，因而可以降低处理能力。此外，因为不必提供地址转换表，所以就不用增加所需的存储器的尺寸。
可以提供1)和2)中的两个地址转换单元，每一个地址转换单元根据需要使用于不同的目的。可以提供多个地址转换单元3)-8)中的至少两个或多于两个地址转换单元，每一个地址转换单元根据需要用于不同的目的。
根据本发明的第二SIMD类型的并行操作设备，包括含有多个处理器单元的SIMD型处理器单元组，其中各个处理器单元同时执行相同的操作；各个处理器单元可访问的数据存储器；以及数据切换单元，用于对不满足条件的地址取消读请求，并将固定数据输入到该处理器单元。
在第二SIMD类型的并行操作设备中，采用CBP来判定在MPEG情况下是否分别编码宏块中的各块。当CBP值为“0”时，就意味着不编码相应的块，所有编码数据为“0”，就不必读取数据。对于不满足条件的地址的读请求的情况，例如，当CBP值为“0”时，该数据切换单元就取消该请求并将该固定数据输入到该处理器单元。在上述方式中，利用该地址值，就可以停止读取不满足条件的不需要数据，由此就可以消除对该存储器的任何不必要的访问，从而降低功耗。此外，因为该程序不用判定该数据是否需要，因此就防止了该程序变得复杂。
下面将利用实例来说明本发明，并且本发明不限于附图的图示，在附图中相同的参考标号表示相同的元件，其中图1说明了根据本发明的实施例1至8的SIMD类型的并行操作设备的结构。
图2说明了根据实施例1的地址转换单元的结构。
图3示出了根据实施例1的地址转换单元的操作。
图4是根据实施例1的在由8个水平像素×8个垂直像素组成并以帧格式方式排列的图像的情况下的存储器示意图，每个图像像素具有16位。
图5说明了根据实施例2的地址转换单元的结构。
图6示出了根据实施例2的地址转换单元的操作。
图7是根据实施例2的在由8个水平像素×8个垂直像素组成并以场格式方式排列的图像的情况下的存储器示意图，每个图像像素具有16位。
图8说明了根据实施例3的地址转换单元的结构。
图9示出了根据实施例3的地址转换单元的操作。
图10是根据实施例3的在由16个水平像素×16个垂直像素组成并以帧格式方式排列的图像的情况下的存储器示意图，每个图像像素具有16位。
图11是根据实施例3和一个空间图像的存储器示意图的关系图。
图12说明了根据实施例4的地址转换单元的结构。
图13示出了根据实施例4的地址转换单元的操作。
图14是根据实施例4的在由16个水平像素×16个垂直像素组成并以场格式方式排列的图像的情况下的存储器示意图，每个图像像素具有16位。
图15说明了根据实施例5的地址转换单元的结构。
图16示出了根据实施例5的地址转换单元的操作。
图17是根据实施例5的在由16个水平像素×16个垂直像素组成并以帧格式方式排列的图像的情况下的存储器示意图，每个图像像素具有16位。
图18是根据实施例5和一个空间图像的存储器示意图的关系图。
图19说明了根据实施例6的地址转换单元的结构。
图20示出了根据实施例6的地址转换单元的操作。
图21是根据实施例6的在由16个水平像素×16个垂直像素组成并以场格式方式排列的图像的情况下的存储器示意图，每个图像像素具有16位。
图22说明了根据实施例7的地址转换单元的结构。
图23示出了根据实施例7的地址转换单元的操作。
图24是根据实施例7的在由16个水平像素×16个垂直像素组成并以帧格式方式排列的图像的情况下的存储器示意图，每个图像像素具有16位。
图25是根据实施例7和一个空间图像的存储器示意图的关系图。
图26说明了根据实施例8的地址转换单元的结构。
图27示出了根据实施例8的地址转换单元的操作。
图28是根据实施例8的在由16个水平像素×16个垂直像素组成并以场格式方式排列的图像的情况下的存储器示意图，每个图像像素具有16位。
图29说明了根据本发明的实施例9的SIMD类型的并行操作设备的结构。
图30是CBP的位结构的示意图。
图31示出了根据实施例9的用于输入地址的转换表。
图32说明了根据本发明的实施例10的SIMD类型的并行操作设备的结构。
图33A是帧格式的示意图。
图33B是场格式的示意图。
图34说明了根据专利文献1的SIMD类型的并行操作设备的结构。
图35说明了根据专利文献1的处理器单元的结构。
图36说明了根据专利文献1的数据地址转换电路的结构。
图37A示出了根据现有技术的帧格式方式的数据地址存储存储器。
图37B示出了根据现有技术的场格式方式的数据地址存储存储器。
图38A示出了根据现有技术的帧格式方式的旋转电路的操作。
图38B示出了根据现有技术的场格式方式的旋转电路的操作。
具体实施例方式
下面将参照附图来说明根据本发明优选实施例的SIMD类型的并行操作设备。
实施例1图1说明了根据本发明的实施例1的SIMD类型的并行操作设备的结构。参考标号1表示利用多个处理器单元5组成的SIMD类型的操作单元的处理器单元组。处理器单元组1将读请求输出为存储器控制信号2，由此从数据存储器4中读出此时由转换后(post-conversion)地址3表示的位置处的数据。处理器单元组1还执行以下处理，即将写请求输出为存储器控制信号2，由此写入此时由转换后地址3表示的位置处的结果。在SIMD类型的处理器单元组1中，各个处理器单元5同时执行相同的处理。更具体地，以下面这种方式构成各个处理器单元5，即将水平周期(相当于一行)的图像信号的像素值提取给存储器电路，由此可编程地同时利用对应于每个像素值的操作电路对各个像素执行相同的处理。
在数据存储器4中存储处理器单元5的输入和输出数据。均匀地将数据存储器4分配给处理器单元5。在地址存储寄存器6中存储待输入到地址转换单元7的转换前(pre-conversion)地址8，并且利用处理器单元组1来控制转换前地址8的值。可以有多个地址存储寄存器6。地址转换单元7转换从地址存储寄存器6中输出的转换前地址8，产生转换后地址3。地址转换单元7根据外部控制信号转变转换方法。
下面描述相对于数据存储器4的SIMD类型的并行操作设备的写操作。处理器单元组1将写请求输出为存储器控制信号2。数据存储器4接收该写请求，并存储从各个处理器单元5中输出的由转换后地址3表示的位置处的数据，其中转换后地址3通过地址转换单元7从转换前地址8的转换中产生。
下面描述相对于数据存储器4的SIMD类型的并行操作设备的读操作。处理器单元组1将该读请求输出为存储器控制信号2。数据存储器4接收该读请求，并输出由转换后地址3表示的位置处的数据，其中转换后地址3通过地址转换单元7从转换前地址8的转换中产生。
在将顺次地址输入到地址转换单元7的情况下，对于每个读或写操作，通过处理器单元组1一个个地递增地址存储寄存器6的值。
在图1中，数据存储器4的宽度为128位(bit)，并且用于说明该操作的处理器单元5的数量为8个，然而，它们不必局限于此。
在地址转换单元7中，改变地址值的位顺序，由此将顺次访问转换为有效访问顺序，以便解决前述问题。利用外部控制信号9来完成改变位顺序变化的操作。
图2说明了根据实施例1的地址转换单元7的结构。在图2中，地址转换选择器12以下面这种方式操作，即当控制信号9为“0”时选择“A”，并且当控制信号9为“1”时选择“B”。图3示出了在此情况下地址转换单元7的操作。
在图3中，第二行示出了控制信号9的值，同时第三行示出了改变位顺序的方法。这里，[i](j＝0～4)表示来自转换前地址8的低位的第(i+1)位。提供参照图3的控制信号为“1”的情况的说明，在最低位的第一位中设置转换前地址8的低位的第三位“[2]”，在第二位中设置第一位“
”，并且在第三位中设置第二位“[1]”，由此转换该地址。
图4示出了在数据存储器4中以帧格式方式设置由8个水平像素×8个垂直像素组成的、且每个像素具有16位的图像的情况。在上述情况下，假定顺次地址被供应到地址存储寄存器6，且随后进行图3中所示的转换操作，控制信号9设置为“1”。通过此操作，将顺次地址转换为有效地址顺序，并使用转换后地址3执行该读取。因此，就能够以图33B中所示的场格式方式获得图像。
此外，当控制信号9设置为“0”时，就能够以图33A中所示的帧格式方式获得图像。
下面提供更加详细的说明。在图3中，当控制信号9为“0”时，在改变位顺序的方法中，在第一至第八行中示出了地址参考符号t1、b1、t2、b2、t3、b3、t4和b4。该地址参考符号对应于图4中所示的帧格式。当控制信号9为“1”时，将地址参考符号转换为场格式，依次为t1、t2、t3、t4、b1、b2、b3和b4。
如上所述，根据本实施例，就不需要对应于各帧格式和场格式进行程序重新设置或数据重新排列。通过改变控制信号9，就能够以帧格式或场格式方式来获得图像。
实施例2除了地址转换单元7的结构之外，根据本发明的实施例2的SIMD类型的并行操作设备的结构与根据实施例1的图1中所示的结构相同。图5说明了根据实施例2的地址转换单元7的结构。图6示出了地址转换单元7的操作。
图7示出了在数据存储器4中以场格式方式设置由8个水平像素×8个垂直像素组成的、且每个像素具有16位的图像的情况。
在上述情况下，假设将顺次地址供应到地址转换寄存器6并且随后进行图6中所示的转换操作，控制信号9设置为“1”。通过此操作，将顺次地址转换为有效地址顺序，并使用转换后地址3执行该读取。因此，就能够以帧格式方式获得该图像。
此外，当控制信号9设置为“0”时，就能够以场格式方式获得该图像。
下面提供更加详细的说明。在图6中，当控制信号9为“0”时，在改变位顺序的方法中，在第一至第八行中示出了地址参考符号t1、t2、t3、t4、b1、b2、b3和b4。该地址参考符号对应于图7中所示的场格式。当控制信号9为“1”时，将地址参考符号转换为帧格式，依次为t1、b1、t2、b2、t3、b3、t4和b4。
如上所述，根据本实施例，就不需要对应于各帧格式和场格式进行程序重新设置或数据重新排列。通过改变控制信号9，就能够以帧格式或场格式方式来获得图像。
实施例3除了地址转换单元7的结构之外，根据本发明的实施例3的SIMD类型的并行操作设备的结构与根据实施例1的图1中所示的结构相同。图8说明了根据实施例3的地址转换单元7的结构。图9示出了地址转换单元7的操作。
图10示出了在数据存储器4中以帧格式方式设置由16个水平像素×16个垂直像素组成的、且每个像素具有16位的图像的情况。由于图像的一行不能设置在该存储器的一行中，因此在存储器后一行中排列该行图像的剩余部分。图11示出了图像与存储器中图像排列之间的关系。
在上述情况下，假设将顺次地址供给到地址转换寄存器6并且随后进行图9中所示的转换操作，控制信号9设置为“1”。通过此操作，将顺次地址转换为有效地址顺序，并使用转换后地址3执行该读取。因此，尽管相对于该图像的一行必须以下述方式执行两次读取，即在第一次读取中读取该图像的一行的左侧8个像素并且在随后读取中读取该图像的一行的右侧8个像素，也能够以场格式方式获得该图像。
此外，当控制信号9设置为“0”时，就能够以帧格式方式获得该图像。
下面提供更加详细的说明。在图9中，当控制信号9为“0”时，在改变位顺序的方法中，在第一至第十六行中示出了地址参考符号t1、t2、b1、b2、t3、t4、b3、b4、t5、t6、b5、b6、t7、t8、b7、b8、…。该地址参考符号对应于图10中所示的帧格式。当控制信号9为“1”时，将地址参考符号转换为场格式，依次为t1、t2、t3、t4、t5、t6、t7、t8、…、b1、b2、b3、b4、b5、b6、b7、b8、…。
如上所述，根据本实施例，就不需要对应于各帧格式和场格式进行程序重新设置或数据重新排列。通过改变控制信号9，就能够以帧格式或场格式方式来获得图像。
实施例4除了地址转换单元7的结构之外，根据本发明的实施例4的SIMD类型的并行操作设备的结构与根据实施例1的图1中所示的结构相同。图12说明了根据实施例4的地址转换单元7的结构。图13示出了地址转换单元7的操作。
图14示出了在数据存储器4中以场格式方式设置由16个水平像素×16个垂直像素组成的、每个像素具有16位的图像的情况。由于图像的一行不能设置在该存储器的一行中，因此在存储器后一行中排列该行图像的剩余部分。
在上述情况下，假设将顺次地址供给到地址存储寄存器6并且随后进行图13中所示的转换操作，控制信号9设置为“1”。通过此操作，将顺次地址转换为有效地址顺序，并使用转换后地址3执行该读取。因此，尽管相对于该图像的一行必须以下述方式执行两次读取，即在第一次读取中读取该图像的一行的左侧8个像素并且在随后读取中读取该图像的一行的右侧8个像素，也能够以帧格式方式获得该图像。
此外，当控制信号9设置为“0”时，就能够以场格式方式获得该图像。
下面提供更加详细的说明。在图13中，当控制信号9为“0”时，在改变位顺序的方法中，示出了地址参考符号t1、t2、t3、t4、t5、t6、t7、t8、…、b1、b2、b3、b4、b5、b6、b7、b8、…。该地址参考符号对应于图14中所示的场格式。当控制信号9为“1”时，将地址参考符号转换为帧格式，依次为t1、t2、b1、b2、t3、t4、b3、b4、t5、t6、b5、b6、t7、t8、b7、b8、…。
如上所述，根据本实施例，就不需要对应于各帧格式和场格式进行程序重新设置或数据重新排列。通过改变控制信号9，就能够以帧格式或场格式方式来获得图像。
实施例5除了地址转换单元7的结构之外，根据本发明的实施例5的SIMD类型的并行操作设备的结构与根据实施例1的图1中所示的结构相同。图15说明了根据实施例5的地址转换单元7的结构。图16示出了地址转换单元7的操作。
图17示出了在数据存储器4中以帧格式方式设置由16个水平像素×16个垂直像素组成的、且每个像素具有16位的图像的情况。由于图像的一行不能设置在该存储器的一行中，因此在存储器16行下面的一个位置中排列该行图像的剩余部分。
图18说明了图像和在该存储器中的图像排列之间的关系。当在该存储器中设置具有比该存储器的宽度更大的宽度的图像时，由于DMA性能，就必须发布两次DMA指令。在这种情况下，通常采用上述排列。
在上述情况下，假设将顺次地址供给到地址转换寄存器6并且随后进行图16中所示的转换操作，控制信号9设置为“0”。通过此操作，将顺次地址转换为有效地址顺序，并使用转换后地址3执行该读取。因此，尽管相对于该图像的一行必须以下述方式执行两次读取，即在第一次读取中读取该图像的一行的左侧8个像素并且在随后读取中读取该图像的一行的右侧8个像素，也能够以帧格式方式获得该图像。
此外，当控制信号9设置为“1”时，就能够以场格式方式获得该图像。
下面提供更加详细的说明。在图16中，当控制信号9为“0”时，在改变位顺序的方法中，示出了地址参考符号t1、t2、b1、b2、t3、t4、b3、b4、t5、t6、b5、b6、t7、t8、b7、b8、…。通过转换图17中示出的帧格式t1、b1、t3、b3、…、t2、b2、t4、b4、…就可以获得该地址参考符号，并且该地址参考符号仍然以该帧格式方式排列。当控制信号9为“1”时，将地址参考符号转换为场格式，依次为t1、t2、t3、t4、t5、t6、t7、t8、…、b1、b2、b3、b4、b5、b6、b7、b8、…。
如上所述，根据本实施例，就不需要对应于各帧格式和场格式进行程序重新设置或数据重新排列。通过改变控制信号9，就能够以帧格式或场格式方式来获得图像。
实施例6除了地址转换单元7的结构之外，根据本发明的实施例6的SIMD类型的并行操作设备的结构与根据实施例1的图1中所示的结构相同。图19说明了根据实施例6的地址转换单元7的结构。图20示出了地址转换单元7的操作。
图21示出了在数据存储器4中以场格式方式设置由16个水平像素×16个垂直像素组成的、且每个像素具有16位的图像的情况。由于图像的一行不能设置在该存储器的一行中，因此在存储器16行下面中的一个位置排列该行图像的剩余部分。
在上述情况下，假设将顺次地址供给到地址存储寄存器6并且随后进行图20中所示的转换操作，控制信号9设置为“0”。通过此操作，将顺次地址转换为有效地址顺序，并使用转换后地址3执行该读取。因此，尽管相对于该图像的一行必须以下述方式执行两次读取，即在第一次读取中读取该图像的一行的左侧8个像素并且在随后读取中读取该图像的一行的右侧8个像素，也能够以帧格式方式获得该图像。
此外，当控制信号9设置为“1”时，就能够以场格式方式获得该图像。
下面提供更加详细的说明。在图20中，当控制信号9为“0”时，在改变位顺序的方法中，示出了地址参考符号t1、t2、b1、b2、t3、t4、b3、b4、t5、t6、b5、b6、t7、t8、b7、b8、…。通过将图21中示出的场格式t1、t3、t5、t7、…、b1、b3、b5、b7、…、t2、t4、t6、t8、…b2、b4、b6、b8、…转换为帧格式，就可以获得该地址参考符号。当控制信号9为“1”时，将地址参考符号转换为场格式，依次为t1、t2、t3、t4、t5、t6、t7、t8、…、b1、b2、b3、b4、b5、b6、b7、b8、…。
如上所述，根据本实施例，就不需要对应于各帧格式和场格式进行程序重新设置或数据重新排列。通过改变控制信号9，就能够以帧格式或场格式方式来获得该图像。
实施例7除了地址转换单元7的结构之外，根据本发明的实施例7的SIMD类型的并行操作设备的结构与根据实施例1的图1中所示的结构相同。图22说明了根据实施例7的地址转换单元7的结构。图23示出了地址转换单元7的操作。
图24示出了在数据存储器4中以帧格式方式设置由16个水平像素×16个垂直像素组成的、且每个像素具有16位的图像的情况。由于该图像的一行不能设置在该存储器的一行中，因此在存储器8行下面的一个位置中排列该行的剩余部分。
图25说明了该图像和在该存储器中的图像排列之间的关系。因为在MPEG中称为块(block)的、由8个水平像素×8个垂直像素组成的图像可以以块(lump)设置，并且由四个块组成的、称为宏块(macro block)的图像以编码或解码的顺序排列，因此通常采用此排列。
在上述情况下，假设将顺次地址供给到地址转换寄存器6并且随后进行图23中所示的转换操作，控制信号9设置为“0”。通过此操作，将顺次地址转换为有效地址顺序，并使用转换后地址3执行该读取。因此，尽管相对于该图像的一行必须以下述方式执行两次读取，即在第一次读取中读取该图像的一行的左侧8个像素并且在第二次读取中读取该图像的该行的右侧8个像素，也能够以帧格式方式获得该图像。
此外，当控制信号9设置为“1”时，就能够以场格式方式获得该图像。
下面提供更加详细的说明。在图23中，当控制信号9为“0”时，在改变位顺序的方法中，示出了地址参考符号t1、t2、b1、b2、t3、t4、b3、b4、t5、t6、b5、b6、t7、t8、b7、b8、…。通过将图24中示出的帧格式t1、b1、t3、b3、t5、b5、…、t2、b2、t4、b4、t6、b6、…再次转换为帧格式，就可以获得该地址参考符号。当控制信号9为“1”时，将地址参考符号转换为场格式，依次为t1、t2、t3、t4、t5、t6、t7、t8、…、b1、b2、b3、b4、b5、b6、b7、b8、…。
如上所述，根据本实施例，就不需要对应于各帧格式和场格式进行程序重新设置或数据重新排列。通过改变控制信号9，就能够以帧格式或场格式方式来获得图像。
实施例8除了地址转换单元7的结构之外，根据本发明的实施例8的SIMD类型的并行操作设备的结构与根据实施例1的图1中所示的结构相同。图26说明了根据实施例8的地址转换单元7的结构。图27示出了地址转换单元7的操作。
图28示出了在数据存储器4中以场格式方式设置由16个水平像素×16个垂直像素组成的、且每个像素具有16位的图像的情况。由于该图像的一行不能设置在该存储器的一行中，因此在存储器8行下面中一个位置排列该行图像的剩余部分。
在上述情况下，假设将顺次地址供给到地址存储寄存器6并且随后进行图27中所示的转换操作，控制信号9设置为“0”。通过此操作，将顺次地址转换为有效地址顺序，并使用转换后地址3执行该读取。因此，尽管相对于该图像的一行必须以下述方式执行两次读取，即在第一次读取中读取该图像的一行的左侧8个像素并且在随后读取中读取该图像的该行的右侧8个像素，也能够以帧格式方式获得该图像。
此外，当控制信号9设置为“1”时，就能够以场格式方式获得该图像。
下面提供更加详细的说明。在图27中，当控制信号9为“0”时，在改变位顺序的方法中，示出了地址参考符号t1、t2、b1、b2、t3、t4、b3、b4、t5、t6、b5、b6、t7、t8、b7、b8、…。通过将图28中示出的场格式t1、t3、t5、t7、…、t2、t4、t6、t8、…、b1、b3、b5、b7、…b2、b4、b6、b8、…转换为帧格式，就可以获得该地址参考符号。当控制信号9为“1”时，将地址参考符号转换为场格式，依次为t1、t2、t3、t4、t5、t6、t7、t8、…、b1、b2、b3、b4、b5、b6、b7、b8、…。
如上所述，根据本实施例，就不需要对应于各帧格式和场格式进行程序重新设置或数据重新排列。通过改变控制信号9，就能够以帧格式或场格式方式来获得该图像。
此外，可以组合实施例1至实施例8中所示的各个地址转换单元7的不同结构，在此情况下可以根据控制信号9改变多种转换方法。在此方式下，例如，由于组合了实施例1和2，在存储器中以帧格式方式或场格式方式设置由8个水平像素×8个垂直像素组成的、且每个像素具有16位的图像的情况下，就能够在任何一种帧格式或场格式方式下读取该图像。
此外，实施例1至实施例8的说明中分别采用了由8个水平像素×8个垂直像素组成的每个像素具有16位的图像和由16个水平像素×16个垂直像素组成的每个像素具有16位的图像，然而，该图像的结构并不限于此。
实施例9图29说明了根据本发明的实施例9的SIMD类型的并行操作设备的结构。图29中所示的与图1的部件相同的任何部件，简单地采用相同的参考符号，并且在本实施例中不进行说明。在实施例9中，提供了代替地址转换单元7的数据切换单元13。
在数据切换单元13中，在将读请求从处理器单元组1输入给存储器控制信号2的情况下，同时从地址存储寄存器6输入一个地址，由此判定该地址是否满足条件。当该地址满足该条件时，就将该读请求输出到数据存储器4，并且利用数据切换信号14以下面方式来设置数据切换选择器15，即将存储器输入/输出数据10输入到处理器单元5。
当该地址不满足该条件时，该读请求就不输出到数据存储器4，并且就以将“0”输入到处理器单元5的这种方式来设置数据切换选择器15。
当写请求输出给存储器控制信号2时，数据切换单元13就总是将该写请求输出到数据存储器4，并且以将处理器单元5的输出数据输出到数据存储器4的这种方式来设置数据切换选择器15。
下面说明利用MPEG解码的编码块图形(CBP)的读控制。
假定设置如图28中所示的编码数据。地址00000～00111称为Y0块，01000～01111称为Y1块，10000～10111称为Y2块，以及11000～11111称为Y3块。在本实例中，Yn(n＝0～3)块表示相对于一个宏块的一个发光元件由8个水平像素×8个垂直像素组成的一个块。当对应于一个块的CBP的位的数值为“0”时，就不必读取该块中的数据。
图30说明了在4:2:0格式时的CBP中的各位的结构。
例如，当CBP的最高次的位为“0”时，就不必读取在Y0块中的编码数据。
数据切换单元13利用转换表转换输入的地址，并且当由该转换值表示的CBP的位的数值为“0”时，取消该读请求并设置数据切换选择器15，以利用数据切换信号14将“0”输入到各个处理器单元5。
当对应于该块的CBP的位的值为“1”时，该读请求就被输入到数据存储器4，并且以将存储器输入/输出数据10输入到处理器单元5的这种方式来设置数据切换选择器15。
图31中示出了用于输入地址的转换表。
根据上述方法，根据地址值就可以取消任何不必要数据的读取，由此可以消除任何对该存储器的不必要的访问，从而可以降低功耗。
实施例10图32说明了根据本发明的实施例10的SIMD类型的并行操作设备的结构。图32中所示的与图1的部件相同的部件采用相同的参考符号，并且在本实施例中不进行描述。在本实施例中，提供了地址转换单元7和数据切换单元13。
下面说明SIMD类型的并行操作设备与数据存储器4相关的写操作。
处理器单元组1将写请求输入给存储器控制信号2。根据接收的写请求信号，数据切换单元13将该写请求输出到数据存储器4，并以将处理器单元5的输出数据输出到数据存储器4的这种方式来设置数据切换选择器15。数据存储器4接收该写请求，并且相应地存储从处理器单元5中输出的数据，该数据处于由转换后地址3表示的位置，其中转换后地址3利用地址转换单元7转换转换前地址8得到。
下面说明SIMD类型的并行操作设备相对于数据存储器4的读操作。
处理器单元组1将读请求输入给存储器控制信号2。根据接收的读请求信号，数据切换单元13就判定来自地址转换单元7的转换后地址3是否满足条件，并且当满足该条件时就将该读请求输出到数据存储器4，并且进一步以将存储器的输入/输出数据10输入到处理器单元5的这种方式来设置数据切换选择器15。数据存储器4接收该读请求，并且相应地输出由地址转换单元7输出的转换后地址3表示的位置处的数据到各个处理器单元5。
此外，当转换后地址3不满足条件时，数据切换单元13就不会将该读请求输出到数据存储器4，并且以将“0”输入到处理器单元5的这种方式来设置数据切换选择器15。结果，就将“0”输入到各个处理器单元5。
根据上述方法，既不需要对应于帧格式或场格式的程序，也不需要对应于帧格式或场格式的数据重新排列，并且能够通过改变控制信号9以帧格式或场格式方式来获得图像。此外，利用该地址值，能够取消任何不必要数据的读取，从而消除了对该存储器的任何不必要的访问，因而降低了功耗。
虽然已经详细地描述并说明了本发明，但应当清楚地理解，所述说明和实例仅仅是说明性的并不是限制性的，本发明的精神和范围将根据附带的权利要求书来进行限定。
权利要求
1.一种SIMD类型的并行操作设备，包括包含多个处理器单元的该SIMD类型的处理器单元组，其中所述各个处理器单元同时执行相同的操作；所述处理器单元组中的各个处理器单元可访问的数据存储器；以及地址转换单元，用于根据控制信号，通过改变地址的位的位置来转换所述处理器单元访问的数据存储器的地址。
2.根据权利要求1所述的SIMD类型的并行操作设备，其中所述地址转换单元在改变所述位的位置中，将从地址数据的低位的第一位、第二位和第三位分别重新排列为从该低位的第二位、第三位和第一位。
3.根据权利要求1所述的SIMD类型的并行操作设备，其中所述地址转换单元在改变所述位的位置中，将从地址数据的低位的第一位、第二位和第三位分别重新排列为从该低位的第三位、第一位和第二位。
4.根据权利要求1所述的SIMD类型的并行操作设备，其中所述地址转换单元在改变所述位的位置中，将从地址数据的低位的第一位、第二位、第三位、第四位和第五位分别重新排列为从该低位的第一位、第三位、第四位、第五位和第二位。
5.根据权利要求1所述的SIMD类型的并行操作设备，其中所述地址转换单元在改变所述位的位置中，将从地址数据的低位的第一位、第二位、第三位、第四位和第五位分别重新排列为从该低位的第一位、第五位、第二位、第三位和第四位。
6.根据权利要求1所述的SIMD类型的并行操作设备，其中所述地址转换单元在改变所述位的位置中，将从地址数据的低位的第一位、第二位、第三位、第四位和第五位改变为从该低位的第五位、第一位、第二位、第三位和第四位的排列状态，并且改变为从该低位的第五位、第二位、第三位、第四位和第一位的排列状态。
7.根据权利要求1所述的SIMD类型的并行操作设备，其中所述地址转换单元在改变所述位的位置中，将从地址数据的低位的第一位、第二位、第三位、第四位和第五位改变为从该低位的第五位、第四位、第一位、第二位和第三位的排列状态，并且改变为从该低位的第五位、第一位、第二位、第三位和第四位的排列状态。
8.根据权利要求1所述的SIMD类型的并行操作设备，其中所述地址转换单元在改变所述位的位置中，将从地址数据的低位的第一位、第二位、第三位、第四位和第五位改变为从该低位的第四位、第一位、第二位、第三位和第五位的排列状态，并且改变为从该低位的第四位、第二位、第三位、第五位和第一位的排列状态。
9.根据权利要求1所述的SIMD类型的并行操作设备，其中所述地址转换单元在改变所述位的位置中，将从地址数据的低位的第一位、第二位、第三位、第四位和第五位改变为从该低位的该四位、第五位、第一位、第二位和第三位的排列状态，并且改变为从该低位的第四位、第一位、第二位、第三位和第五位的排列状态。
10.一种包含权利要求2和3中所述的地址转换单元的SIMD类型的并行操作设备。
11.一种包含至少两个或多于两个权利要求4至9中所述的任何地址转换单元的SIMD类型的并行操作设备。
12.一种SIMD类型的并行操作设备，包括包含多个处理器单元的该SIMD类型的处理器单元组，其中所述各个处理器单元同时执行相同的操作；所述各个处理器单元可访问的数据存储器；以及数据切换单元，用于对不满足条件的地址取消读请求，并将固定数据输入到所述处理器单元。
13.一种SIMD类型的并行操作设备，包括包含多个处理器单元的该SIMD类型的处理器单元组，其中所述各个处理器单元同时执行相同的操作；所述处理器单元组中的各个处理器单元可访问的数据存储器；地址转换单元，用于根据控制信号，通过改变地址的位的位置来转换相对于由所述处理器单元访问的数据存储器的地址；以及数据切换单元，用于对不满足条件的地址取消读请求，并将固定数据输入到所述处理器单元。
全文摘要
一种SIMD类型的并行操作设备，包括包含多个处理器单元的该SIMD类型的处理器单元组，其中各个处理器单元同时执行相同的操作；该处理器单元组中的各个处理器单元可访问的数据存储器；以及地址转换单元，用于根据控制信号，通过改变地址的位的位置来转换该处理器单元访问的数据存储器的地址。该地址转换单元在改变该位的位置中优选地将从地址数据的低位的第一位、第二位和第三位重新排列为从该低位的第二位、第三位和第一位。
文档编号G06F15/00GK1629885SQ200410096120
公开日2005年6月22日 申请日期2004年11月26日 优先权日2003年12月19日
发明者寺田健吾, 田中健, 西田英志 申请人:松下电器产业株式会社