专利名称：视频输出控制器及视频卡的制作方法
技术领域：
本发明涉及视频输出控制器及视频卡，尤其涉及图形处理机的可编程的视频输出控制器。
背景技术：
迄今为止，已知的DMA(直接存储器存取)电路有能存储多个传输地址的存储器和能将此存储器中存储的传输地址中开头地址进行设定的传输地址设定寄存器(例如专利文献1)。
又已知有基于CPU发出的指令，将应传输DMA的多条线份额的每一数据块的起始地址加以存储的传输地址存储装置和将多条传输数据线数加以存储的传输数据线数存储装置的DMA传输装置(例如专利文献2)。
还已知，有参数块结构的智能MDA控制器(IDMAC)，该控制器具有用于初始的存储单元和以初始的存储单元为基准的多个参数单元(源地址、目的地址等)的至少1个指示字(例如专利文献3)。
专利文献1日本特开2001-84217号公报专利文献2日本特开2002-132706号公报专利文献3美国专利第6202106B1号说明书发明内容但因为上述这些DMA装置以硬件构成，显示图像的析像度只能从预先确定的多个析像度中进行选择。又，通常帧缓冲器确定在存储器上的连接的区域。因此，在例如以分散共享存储器型计算机系统进行协调再现(rendering)时，一步跨入了所谓将这些(帧缓冲器)集合，构成1帧进行显示的阶段。
本发明就是为解决这类相关技术存在的问题而形成的技术，旨在提供一种即使在帧缓冲器分布在存储器上的任意位置时仍能有效地进行显示的视频输出控制器及视频卡。
本发明的第1特征主要在于，它是一种具有保持DMA命令表的第1存储装置；保持帧缓冲器的第2存储装置；视频输出缓冲器；DMA控制器；显示控制器的视频输出控制器。显示控制器具有决定发出哪个DMA命令的DMA命令表处理部；接收成为初始化契机的初始化信号的初始化信号端口(port)；接收成为DMA命令发出的契机的步骤信号的步骤信号端口；以初始信号及步骤信号为基础，将DMA命令发出的同步(timing)信号通知DMA命令表处理部的外部信号处理部。
本发明的第2特征主要在于，它是一种具有描绘帧缓冲器的多个图像处理装置；保持DMA命令表的第1存储装置；保持帧缓冲器的第2存储装置；视频输出缓冲器；DMA控制器；显示控制器的视频输出控制器。显示控制器具有决定发出哪个DMA命令的DMA命令表处理部；接收成为初始化契机的初始化信号的初始化信号端口；接收成为DMA命令发出的契机的步骤信号的步骤信号端口；以初始信号及步骤信号为基础，将DMA命令发出的同步信号通知DMA命令表处理部的外部信号处理部。
本发明能够提供一种即使在帧缓冲器分布在存储器上的任意位置时仍能有效地进行显示的视频输出控制器及视频卡。
图1所示为关于本发明实施例1的视频卡的框图；图2所示为相当于图1所示视频卡中视频输出控制器部分的框图；图3所示为图2所示视频输出控制器的基本动作的流程图；图4所示为多个帧缓冲器通过图2所示视频输出控制器向输出画面输出的情况的图；图5所示为关于实施例1的变形例的视频输出控制器的框图；图6所示为关于实施例2的视频输出控制器的框图；图7所示为图6所示视频输出控制器的基本动作的流程图；图8所示为多个帧缓冲器通过图6所示视频输出控制器向输出画面输出的情况的图；图9所示为图6所示DMA命令群的详细结构的框图；图10中图10(a)所示为关于实施例2的变形例的背景；图10(b)为关于实施例2的变形例的第1窗口；图10(c)为关于实施例2的变形例的第2窗口；图10(d)所示为在背景上重合第1及第2窗口后的显示画面的一例；图11所示为关于实施例2的变形例的DMA命令群的详细结构的框图；
图12所示为关于实施例3的视频输出控制器的框图；图13所示为向纵横方向放大2倍的单纯算法；图14所示为通过双线性插补向纵横方向扩大2倍的单纯算法；图15中图15(a)所示为向横向缩小1/2倍的单纯算法；图15(b)所示为向纵横向缩小1/2倍的单纯算法；图16所示为通过双线性插补向纵横方向缩小1/2倍的算法；图17所示为实施例3中的块标志和DMA命令的一例。
具体实施例下面参照附图就本发明的实施例1进行说明。附图中相同或相似的部分附有相同或相似的符号。
实施例1如图1所示，涉及本发明实施例1的视频卡1以CPU2的外部控制为基础，具有描绘图像并生成图像数据(下称帧缓冲器)FB1～FB4的多个图像处理装置(例如构图引擎)4a～4d；存储DMA命令表的第1存储装置8；存储帧缓冲器FB1～FB4的第2存储装置9；管理向显示装置3的输出的显示控制器7；视频输出缓冲器5；DMA控制器6。
图2所示为相当于图1所示视频卡中视频输出控制器的部分。视频输出控制器具有保持DMA命令表16的第1存储装置8；保持帧缓冲器FB1～FB4的第2存储装置9；视频输出缓冲器5；DMA控制器6；显示控制器7。DMA命令表16中包含多个DMA命令DC1～DC5。各DMA命令DC1～DC5中分别包含传输源地址(src addr)、传输目标地址(dst addr)及传输数据(帧缓冲器)的大小规格(size)。显示控制器7具有判定发出哪个DMA命令DC1～DC5的DMA命令表处理部10；接收成为初始化标志的初始化信号S1的初始化信号端口13；接收成为DMA命令DC1～DC5发出的标志的步骤信号SS的步骤信号端口14；根据初始化信号SI及步骤信号SS，将DMA命令DC1～DC5发出的同步信号通知DMA命令表处理部10的外部信号处理部15。DMA命令表处理部10具有保持DMA命令表处理部10的开头位置的表头11；保持接着发出的DMA命令DC2的位置的表指示字12。初始化信号SI对应所有V-Sync信号。又，步骤信号SS对应所有H-Sync。显示控制器7中可输入初始化信号SI和步骤信号SS。
外部信号处理部15从初始化信号SI和步骤信号SS生成对应DMA命令表处理部10的同步信号。具体地说，外部信号处理部15检测到描绘结束的同步后将初始化的同步信号通知DMA命令表处理部10，又，对应来自外部的信号，将DMA命令发出的同步信号通知DMA命令表处理部10。
DMA命令表处理部10从保持于第1存储装置8中的一串DMA命令表16取出适合的DMA命令DC1～DC5后送至DMA控制器6。也就是说，DMA命令表处理部10根据来自外部信号处理部14的通知，对应DMA控制器6进行DMA命令的发出。
DMA控制器6直接从显示控制器7接收DMA命令DC1～DC5，或者在以指示字进行间接接收时，先从第1存储装置8读取DMA命令DC1～DC5，再进行块传输。为此，能以第1存储装置8内置的第1步骤启动的DMA命令DC1～DC5可由多个DMA命令构成。
视频输出缓冲器5将用于视频输出的临时性图像数据(帧缓冲器)FB1～FB4进行保持，通常具有可保持1行数据大小的程度。
第1存储装置8的显示控制器7可以是能进行直接高速存取的存储器，或者是第2存储装置9的部分区域。DMA命令表16的关键在于(DMA命令DC1～DC5)具有针对以DMA命令数据和下一步骤信号SS发出的DMA命令数据的指示字。在更新表指示字12时，以针对DMA命令数据的指示字将表12进行改写。DMA命令表的关键在于具有统一的大小规格，并按应启动的顺序排列着。更新表指示字12，就是将DMA命令表16的关键的大小规格对表指示字12进行加法运算。
第2存储装置最好是嵌入式(embedded)DRAM等内藏DRAM。
下面，通过图3就视频输出控制器的基本动作进行说明。
(1)首先，在S01阶段，初始化信号端口13将成为初始化标志的初始化信号SI(V-Sync)进行接收。然后，在S02阶段，DMA命令表处理部10进行初始化。具体地说，DMA命令表处理部10将表头11保持的前端位置复制到表指示字12。换句话说，DMA命令表处理部10将表头11中保持的DMA命令表的前端地址装入表指示字12。
(2)接着，在S03阶段，步骤信号端口14将成为DMA命令DC1～DC5发出的标志的步骤信号SS进行接收，然后，在S04阶段，显示控制器7将DMA命令DC1～DC5传输到DMA控制器6，DMA控制器6按照DMA命令DC1～DC5将帧缓冲器FB1～FB4从第2存储装置9传输到视频输出缓冲器5。也就是说，显示控制器7将DMA命令DC1～DC5传输到DMA控制器6，并进行块传输。此处实际上DMA控制器6是将1条线的数据向视频输出缓冲器5传输。具体地说，DMA命令表处理部10在步骤信号端口14接收到步骤信号SS时，表指示字12将所示的DMA命令DC1～DC5进行发出，并按照预先确定的规则将表指示字12进行更新。
(3)然后，在S05阶段，进行是否结束了1帧的描绘的判断。当结束了1帧的描绘时(S05阶段的Yes)，返回S01阶段，初始化信号端口13等待接收成为初始化的标志的初始化信号SI(V-Sync)，开始新一帧的描绘。当1帧的描绘未结束时(S05阶段的No)，步骤信号端口14等待接收成为DMA命令DC1～DC5的发出标志的步骤信号SS。
这样，就能将指示画面传输的DMA命令DC1～DC5在第1存储装置8上进行自由地定义。因而，即使通过分布构制图，帧缓冲器FB1～FB4在如图4那样分布在第2存储装置9内并自由地配置时，也不至集中在一处地向图1的显示装置3的输出画面20进行视频输出。
又，由于能将帧缓冲器FB1～FB4在第2存储装置9内分布并进行自由地设置，所以能够削减第2存储装置9的存储器使用量。
又，由于视频卡1或视频输出控制器从外部接收并处理初始化信号SI或步骤信号SS，所以能够抑制显示在输出画面20上的图像的扭曲。
如上所述，通过实施例1，能够将第2存储装置9内分布设置的帧缓冲器FB1～FB4不至集中在一处地进行输出。因而，提高了应用的构制图方式的自由度，能以比集中在一处时少的存储器数量得到同等的效果。通过将原本该用硬件执行的CRTC等视频输出控制器的部功能置换为软件来实现，能够自由地变更析像度。而且在帧缓冲器分布形成于存储器上时也能灵活应对。
作为显示装置3的具体例有CRT显示装置；液晶显示装置；等离子显示装置等。因此，图2所示的显示控制器7可适用于对应这些显示装置的具体例的控制装置(如CRTC等)。
实施例1的变形例通常，初始化信号SI(V-Sync)和步骤信号(H-Sync)是周期性信号，步骤信号SS仅在预定的次数输入处进行初始化信号SI输入。实施例1的变形例中，对关于在外部信号处理部15内设置可计数步骤信号输入的次数的计数器进行说明。
如图5所示，涉及实施例1的变形例的视频输出控制器具有保持DMA命令表16的第1存储装置8；保持帧缓冲器FB1～FB4的第2存储装置9；视频输出缓冲器5；DMA控制器6；显示控制器7。DMA命令表16中含有多个DMA命令DC1～DC5。显示控制器7具有判定发出哪个DMA命令DC1～DC5的DMA命令表处理部10；接收成为初始化标志的初始化信号S1的初始化信号端口13；接收成为DMA命令DC1～DC5发出的标志的步骤信号SS的步骤信号端口14；根据初始化信号SI及步骤信号SS，将DMA命令DC1～DC5发出的同步信号通知DMA命令表处理部10的外部信号处理部15。DMA命令表处理部10具有保持DMA命令表处理部10的开头位置的表头11；保持接着发出的DMA命令DC2的位置的表指示字12。
外部信号处理部15具有计数接收到的步骤信号SS的次数的计数器22；存储预先赋与的描绘结束步骤次数的最大值寄存器21。外部信号处理部15当接收到的步骤信号SS的次数与最大值寄存器21中存储的描绘结束步骤次数相同时，将初始化的同步信号送至DMA命令表处理部10。描绘结束步骤次数相当于每1帧接收的步骤信号SS的次数的最大值。
外部信号处理部15在预先设定的每1帧的步骤信号SS的接收次数达到最大值时，进行是否输入初始化信号SI的查寻，当未输入初始化信号SI时，对上位的系统进入中断，并发出不一致通知。
实施例1的变形例，通过将每1帧的步骤信号SS的接收次数进行计数，能够正确地显示图像。
进而，能够得到与实施例1相同的效果也就自不待言。
实施例2实施例2中，对关于将显示装置3的输出画面20从纵向进行分割，并将对应各区域的帧缓冲器做分布设置后的情况进行说明。
如图6所示，涉及实施例2的视频输出控制器具有保持DMA命令表16的第1存储装置8；保持帧缓冲器FB1～FB4的第2存储装置9；视频输出缓冲器5；DMA控制器6；显示控制器7。DMA命令表16中含有多个DMA命令群DC1～DC5。显示控制器7具有判定发出哪个DMA命令群DC1～DC5的DMA命令表处理部10；接收成为初始化标志的初始化信号S1的初始化信号端口13；接收成为DMA命令群DC1～DC5发出的标志的步骤信号SS的步骤信号端口14；根据初始化信号SI及步骤信号SS，将DMA命令群DC1～DC5发出的同步信号通知DMA命令表处理部10的外部信号处理部15。
在通过1个步骤信号SS发出的DMA命令群DC1～DC5中，分别含有多个DMA命令CMD1～CMD4。也就是说，通过1个步骤信号SS可发出多个DMA命令CMD1～CMD4。DMA命令群DC1～DC5中的详细结构，参照图9进行说明。
DMA命令表处理部10具有保持DMA命令表处理部10的开头位置的表头11；保持接着发出的DMA命令群DC2的位置的表指示字12；将由步骤信号SS启动的DMA命令CMD1～CMD4进行查寻的命令指示字23。通过接收步骤信号SS，表指示字12将应启动的DMA命令群DC1～DC5进行切换。命令指示字23将应以1个步骤信号SS启动的DMA命令CMD1～CMD4进行切换。
下面，通过图7就图6所示的视频输出控制器的基本动作进行说明。
(1)首先，在S11阶段，初始化信号端口13将成为初始化标志的初始化信号SI进行接收。然后，在S12阶段，DMA命令表处理部10进行初始化。具体地说，DMA命令表处理部10将表头11保持的前端位置复制到表指示字12。
(2)接着，在S13阶段，步骤信号端口14将成为DMA命令群DC1～DC5发出的标志的步骤信号SS进行接收，然后，在S14阶段，显示控制器7将DMA命令群DC1～DC5传输到DMA控制器6，DMA控制器6按照DMA命令群DC1～DC5将帧缓冲器FB1～FB4从第2存储装置9传输到视频输出缓冲器5。也就是说，显示控制器7将DMA命令群DC1～DC5传输到DMA控制器6，并进行块传输。此处实际上DMA控制器6是将1条线的数据向视频输出缓冲器5传输。具体地说，DMA命令表处理部10在步骤信号端口14接收到步骤信号SS时，表指示字12将所示的DMA命令群DC1～DC5中包含的多个DMA命令CMD1～CMD4进行发出，并按照预先确定的规则将表指示字12进行更新。通过1个步骤信号SS发出的多个DMA命令CMD1～CMD4可同时或顺序向DMA控制器传输。在实施例2中，关于传输DMA命令CMD1～CMD4的顺序没有特别规定。又，启动的顺序也没有规定。DMA命令CMD1～CMD4可以做并联启动处理，也可按DMA命令CMD1～CMD4传输的顺序启动。
(3)然后，在S15阶段，进行是否结束了1帧的描绘的判断。当结束了1帧的描绘时(S15阶段的Yes)，返回S11阶段，初始化信号端口13等待接收成为初始化的标志的初始化信号SI(V-Sync)，开始新一帧的描绘。当1帧的描绘未结束时(S15阶段的No)，返回S13，步骤信号端口14等待接收成为DMA命令DC1～DC5的发出标志的步骤信号SS。
如图8所示，即使对关于将显示装置3的输出画面20从纵向进行分割，并将对应各区域的帧缓冲器FB1～FB4在第2存储装置9内做分布设置时，也能将帧缓冲器FB1～FB4不至集中在一处地向输出画面20进行视频输出。
又，由于能将帧缓冲器FB1～FB4在第2存储装置9内分布并进行自由地配置，所以能够削减第2存储装置9的存储器使用量。
又，由于视频卡1或视频输出控制器从外部接收并处理初始化信号SI或步骤信号SS，所以能够抑制显示在输出画面20上的图像的扭曲。
如上所述，通过实施例2，能够将第2存储装置9内分布设置的帧缓冲器FB1～FB4不至集中在一处地进行输出。因而，提高了应用的构制图方式的自由度，能以比集中在一处时少的存储器数量得到同等的效果。通过将原本该用硬件执行的视频输出控制器的部分功能置换为软件来实现，能够自由地变更析像度。而且在帧缓冲器分布形成于存储器上时也能灵活应对。
作为显示装置3的具体例有CRT显示装置；液晶显示装置；等离子显示装置等。因此，图6所示的显示控制器7可适用于对应这些显示装置的具体例的控制装置(如CRTC等)。
如图9所示，DMA命令表16具有由多级组成的阶层构造。具体地说，DMA命令表16具有多个DMA命令群DC1～DC5。而且，DMA命令群DC1～DC5各自具有多个DMA命令CMD1～CMD4和节点25。表指示字12所示为第1级的节点25，当DMA命令群DC1～DC5发出时，可启动节点25的下级从节点25查寻的多个DMA命令CMD1～CMD4。表头11将DMA命令表16的前端位置(节点)25进行保持。表指示字12将下一发出的DMA命令群DC3的位置(节点)25进行保持。命令指示字23将以步骤信号SS启动的DMA命令CMD1～CMD4进行查寻。
实施例2的变形例实施例2的变形例，对关于由多道工序生成的图像在一个画面上进行窗口显示的方法进行说明。具体地说，对关于在图10(a)所示的背景30上，将图10(b)及图10(c)所示的第1及第2窗口31、32重叠并如图10(d)所示在一帧上加以显示的情况进行说明。
如图9所示，在实施例2中，由各步骤信号SS启动的DMA命令群DC1～DC5中包含的DMA命令CMD1～CMD4的数量总体是相同的。而在实施例2的变形例中，只在窗口重叠部分启动的DMA命令CMD1～CMD4的数量不同。也就是说，加上写背景30的工序的描绘，第1及第2窗口31、32重叠的部分(线)33上，仅第1及第2窗口31、32需要传输多余的DMA命令。
如图11所示，DMA命令群DC1、DC4、DC5只显示背景30即可，因此具有节点25和DMA命令CMD1、CMD2。另一方面，DMA命令群DC2、DC3、为显示第1及第2窗口31、32及背景30，因此具有节点25和DMA命令CMD1～CMD4。
又，与图9所示的实施例2不同，图11所示的变形例中必须遵守DMA命令CMD1～CMD4的发出顺序。也就是说，在传输背景30后传输第1及第2窗口31、32，必须在画面上写出并加以描绘。因此，命令指示字23必须将DMA命令CMD1～CMD4顺序查找。
实施例3实施例3中，就进行图像放大缩小显示的情况加以说明。
如图12所示，涉及本发明的实施例3的视频输出控制器具有保持DMA命令表16的第1存储装置8；保持帧缓冲器FB1～FB4的第2存储装置9；视频输出缓冲器5；DMA控制器6；显示控制器7；用于图像的放大缩小显示的、进行滤波的滤波装置40。滤波装置40具有中间数据保持存储器41和补插器42。DMA命令表16中含有多个DMA命令DC1～DC5。显示控制器7具有DMA命令表处理部10；初始化信号端口13；步骤信号端口14；外部信号处理部15。DMA命令表处理部10具有表头11和表指示字12。
这样，涉及实施例3的视频输出控制器与图2所示的视频输出控制器相比，在新增加了滤波装置40方面有所不同。
下面，参照图13～图16，就使用图12所示的视频输出控制器进行图像放大缩小的方法加以说明。
图13所示为向纵横方向放大2倍的单纯的算法。图13的上部所示为放大2倍前的像素列；图13的中部所示为向横向放大2倍处理后的像素列；图13的下部所示为进一步在纵向放大2倍处理后的像素列。此处所示仅以放大2倍为例，而只要为整数倍都能以同样的方式进行放大。首先将1线C1，1、C1，2、C1，3、…传输到滤波装置40的中间数据保持存储器41，再进行1线的横向放大处理。具体地说，如图13的上部及中部所示，在1线C1，1、C1，2、C1，3、…的原始像素列之间配置中间像素列C1，J+0.5，再将左边的像素的色彩进行复制，生成中间像素列C1，j+0.5的色彩。若将向横向的放大处理结束后的线C1，j再次传输到视频输出缓冲器5的话，就能进行图13下部所示的向纵向的放大处理(C1，j、C2，j)。
图14所示为通过双线性插补向纵横方向扩大2倍的单纯算法。与图13相比，有望提高图像品质。图14的上部所示为放大2倍前的像素列；图14的中部所示为向横向放大2倍处理后的像素列；图14的下部所示为进一步在纵向放大2倍处理后的像素列。此处所示仅以放大2倍为例，而其他的倍数也无妨。首先，将第1线C1，1、C1，2、C1，3、…传输到中间数据保持存储器41。然后再按(1)式进行第1线的横向放大处理。具体地说，如图14的上部及中部所示，在第1线的像素列C1，1、C1，2、C1，3、…之间插入中间像素列C1，J+0.5。但中间像素列C1，J+0.5的值可从相邻的得到线性插补。在2倍放大时，最好只取相邻的2个C1，J-1、C1，J+1的平均值。接着，将第2线C2，1、C2，2、C2，3、…传输到中间数据保持存储器41。然后再按(2)式进行第2线的横向放大处理。
Ci，j+0.5＝(Ci，j+Ci，j+1)/2 …(1)Ci+1，j+0.5＝(Ci+1，j+Ci+1，j+1)/2 …(2)接着，在第1线C1，1、C1，2、C1，3、…与第2线C2，1、C2，2、C2，3、…之间进行纵向放大。具体地说，如图14的下部所示，在上下对应第1线C1，1、C1，2、C1，3、…与第2线C2，1、C2，2、C2，3、…的各之间进行线性插补，生成中间Ci+0.5，j。接着，将第1线及新生成的相当于第1.5线的中间线传输到视频输出缓冲器5。然后，将原始图像的第3线传输到中间数据保持存储器41，同样在横向放大后在纵向上生成中间，进行纵向放大。通过重复执行上述过程便能实现纵横2倍放大。
图15(a)所示为向横向缩小1/2倍的单纯算法。图15(a)的上部所示为缩小1/2倍前的像素列；图15(a)的下部所示为向横向缩小1/2倍处理后的像素列；此处所示仅以缩小1/2倍为例，而只要为(1/整数)倍都能以同样的方式生成缩小图像。具体地说，将第1线C1，1、C1，2、C1，3、…传输到中间数据保持存储器41，在每隔1线处去掉C1，2、C1，4、…后形成1/2规格的线。如此进行横向缩小。
图15(b)所示为向纵横方向缩小1/2倍的单纯算法。图15(b)的左侧所示为向纵横方向缩小1/2倍前的像素列，图15(b)的中央所示为向横方向缩小1/2倍处理后的像素列；图15(b)的右侧所示为进一步在纵向缩小1/2倍处理后的像素列；此处所示仅以缩小1/2倍为例，而只要为(1/整数)倍都能以同样的方式生成缩小图像。首先，将第1线传输到中间数据保持存储器41，在每隔1线处去掉后形成1/2规格的线。如此进行横向缩小。然后将去掉之后的传输到视频输出缓冲器5。如此便能完成向纵向的缩小处理。
图16所示为通过双线性插补向纵横方向缩小1/2倍的算法。图16的上部所示为向纵横方向缩小1/2倍前的像素列，图16的下部所示为向纵横方向缩小1/2倍处理后的像素列。首先，将2条线传输到中间数据保持存储器41，获得纵横2×2、共4的平均值后生成新的1个。由此完成纵横1/2倍的缩小处理。接着将完成的1线传输到视频输出缓冲器5，就能实现图像的缩小。
在图12所示的视频输出控制器中，需要有传输的同步装置。也就是说，首先向滤波硬件40传输数据；之后开始由滤波硬件40的处理；然后，从滤波硬件40向视频输出缓冲器5传输数据。必须以这一顺序进行处理。因此，在显示控制器7中，不仅DMA传输，还要进行滤波硬件40的启动。即在DMA命令表16中，可形成数据传输和HW装置启动的2个描述。
又，如图17所示，DMA命令表16中附加有块标志43。显示控制器7可在检测到DMA命令结束后执行下一DMA命令。因为传输的顺序由显示控制器7进行管理，所以设有将滤波硬件40的处理结束通知显示控制器7的装置。又，在显示控制器7中，设有到接收到来自滤波硬件40的通知为止，中止传输的装置。实施例3中，如图17所示，在阶层化DMA命令表16的表要素中设有块标志43，当块标志43为1时，显示控制器7在来自滤波硬件40的信号出现前，停止该DMA命令的启动。这样，就能按照固定的顺序，即向滤波硬件40的数据的传输——滤波硬件40的启动——处理后的数据的传输执行启动。
如上所述，通过实施例3，能将分布设置在第2存储装置9内的帧缓冲器FB1～FB4不至集中在一处地进行输出。因此，提高了应用的构制图方式的自由度，能以比集中在一处时少的存储量得到同等的效果。通过将原本该用硬件的视频输出控制器的部分功能置换为软件来实现，能够自由地变更析像度。而且在帧缓冲器分布形成于存储器上的时也能灵活应对。
如上所述，本发明虽记述了关于实施例1至实施例3及其变形例，但不应将其中的一部分论述及附图理解为对本发明的限定。由此论述可表明各种替代实施的实施形态及应用技术。也就是说，应理解为本发明包括没有记录在此的各种实施形态。因此，本发明只根据由此论述涉及的适当的权利要求范围的发明特定事项进行限定。
权利要求
1.一种视频输出控制器，其特征是，具有保持DMA命令表的第1存储装置；保持帧缓冲器的第2存储装置；视频输出缓冲器；DMA控制器；以及显示控制器，所述显示控制器具有决定发出哪个DMA命令的DMA命令表处理部；接收成为初始化契机的初始化信号的初始化信号端口；接收成为所述DMA命令发出的契机的步骤信号的步骤信号端口；以及以所述初始信号及步骤信号为基础，将DMA命令发出的同步信号通知所述DMA命令表处理部的外部信号处理部。
2.根据权利要求1所述的视频输出控制器，其特征是，在所述初始化信号端口接收到所述初始化信号时，所述DMA命令表处理部被初始化，在所述步骤信号端口接收到所述步骤信号时，所述显示控制器将所述DMA命令向所述DMA控制器传输，所述DMA控制器按照所述DMA命令将所述帧缓冲器从所述第2存储装置传输到所述视频输出缓冲器。
3.根据权利要求1或2所述的视频输出控制器，其特征是，所述DMA命令表处理部具有保持DMA命令表的前端位置的表头；以及保持下一次发出的所述DMA命令的位置的表指示字，所述DMA命令表处理部在所述初始化信号端口接收到所述初始化信号时，将保持所述表头的所示前端位置复制于所述表指示字上，在所述步骤信号端口接收到所述步骤信号时，发出所述表指示字指示的所述DMA命令，并按照预定的规则将所述表指示字更新，所述DMA命令表具有由多个级别形成的阶层结构，所述表指示字表示第1级的节点，当所述DMA命令发出时，能够启动从所述节点的下一级节点开始查找的多个所述DMA命令。
4.根据权利要求3所述的视频输出控制器，其特征是，预先确定第2级以下的所述DMA命令的启动顺序，所述DMA命令表具有块标志，对其他硬件装置的启动进行指定，所述显示控制器具有接收所述硬件装置发生的第3信号的端口，在检测到所述第3信号之前，将有所述块标志的所述DMA命令停止，在检测到所述第3信号时，执行由所述块标志中止的所述DMA命令。
5.一种视频卡，其特征是，具有描绘帧缓冲器的多个图像处理装置；保持DMA命令表的第1存储装置；保持帧缓冲器的第2存储装置；视频输出缓冲器；DMA控制器；以及显示控制器所述显示控制器具有决定发出哪个DMA命令的DMA命令表处理部；接收成为初始化契机的初始化信号的初始化信号端口；接收成为所述DMA命令发出的契机的步骤信号的步骤信号端口；以所述初始信号及所述步骤信号为基础，将DMA命令发出的同步信号通知所述DMA命令表处理部的外部信号处理部。
全文摘要
提供一种即使在帧缓冲器FB1～FB4分布在存储器9上任意位置时也能有效地进行显示的视频输出控制器及视频卡(1)，该装置具有视频输出缓冲器(5)；DMA控制器(6)；显示控制器(7)，显示控制器具有决定发出哪个DMA命令的DMA命令表处理部；接收成为初始化契机的初始化信号的初始化信号端口；接收成为所述DMA命令发出的契机的步骤信号的步骤信号端口；以初始信号及步骤信号为基础，将DMA命令发出的同步信号通知DMA命令表处理部的外部信号处理部。
文档编号G06F15/00GK1637733SQ20041010389
公开日2005年7月13日 申请日期2004年9月20日 优先权日2003年9月19日
发明者雨宫治郎, 上杉功贵 申请人:株式会社东芝