专利名称：具有可再配置的电源和/或时钟频率域的嵌入式计算系统的制作方法
技术领域：
本发明涉及嵌入式计算系统，其中多个处理元件处理具有互连结构的应用的不同部分。嵌入式计算系统可以在几乎所有类型的电子消费设备中找到，比如智能电视机、饮料贩售机或者冰箱等等。这些设备具有嵌入式微处理器，这些微处理器实现不同的功能，比如访问智能网络以及检索相关信息和服务等等。典型的嵌入式计算应用程序包括机器自动化、机器视觉、大众运输、雷达和高速数据获取。
在现有技术的嵌入式计算系统(即嵌入在电子设备中的计算系统，也称作芯片上系统或SoC)中，如
图1所示，在一个系统内放置异构处理元件，它们一般通过主系统总线7连接在一起。这些处理元件可以是任意类型的电路，比如(而不限于)具有输入/输出(I/O)块3的微控制器或微处理器2、数字信号处理器(DSP)4、专用集成电路(ASIC)核心、存储器5、直接存储器访问控制器(DMA控制器)6、逻辑电路等等。
一个时钟频率和电源值VDD可以与每个处理元件相关联。具有相同时钟频率和电源值VDD的处理元件形成一个域(domain)。与不同处理元件域相关联的时钟频率和/或电源值VDD优选地是不同的，这样可以在系统的不同部分中做出功率耗散和性能的适当折衷。如图1所示，这导致在一个系统内创建多个时钟和VDD域。在图1中示出了三个这样的域。
在制造工艺方面，确保向系统的所有部件提供一致的时钟和VDD信号变得越来越难，因此多个域同样有用处。然而，在现有技术中，时钟和VDD域是固定的，例如被硬连线在硅中。在制造了设备以后，所述域就不再能被改变。
US-6384628描述了一种可编程逻辑设备(PLD)。PLD具有不同的输入端以用于接收不同的电源电平(例如电源电压)，其中每个电源电平被导向PLD的一个部分，例如第一电源电压被导向PLD的电压调节器及其可编程逻辑部分，第二电源电压被导向输入电路，而第三电源被导向输出电路。所述电压调节器和可编程逻辑部分、输入电路以及输出电路各限定一个VDD域，即它们是在不同电源电平上运行的处理元件。虽然PLD的不同域接收不同的电源电压，但是每个域在其使用寿命期间都接收相同电源电压，正如在制造时所硬连线得那样。
在设备的使用寿命期间，不同应用、或者甚至该设备的不同使用模式都可能意味着一个与由固定时钟和VDD域分布所强制的不同的性能/功率折衷可能更为有效。为此，如果能够在制造之后以灵活的方式改变所述域配置则将是有利的。然而，这对于现有技术是不可能的。
本发明的一个目的是克服现有技术的缺点。更具体来说，本发明的一个目的是提供一种具有可再配置的电源和/或时钟频率域的嵌入式计算系统，即其中一个域在其使用寿命期间可以接收不同的电源电平(例如电源电压或电源电流)。
上述目的是通过根据本发明的设备和方法而实现的。
本发明提供一种包括多个域的嵌入式计算系统，每个域包括至少一个处理元件，每个域操作在一个效用提供值(utility supply value)下，一个域具有第一效用提供值。所述一个域的每个处理元件配备有一个再配置设备，以用于将所述一个域的效用提供值改变到第二效用提供值。所述效用提供值意味着操作(而不是电路配置)所需的一个基本功能。功率、电压或电流以及时钟信号都是效用提供值的例子。例如作为系统的有效载荷的数据不被视为效用提供值。换句话说，效用提供值是电子电路的非配置、非有效载荷消耗品(consumable)；它是令电子系统、特别是数字系统工作所需的消耗品。这种系统的一个优点是在嵌入式计算系统的使用寿命期间可以获得性能和能量消耗之间的最佳折衷。
在根据本发明的一个嵌入式计算系统中，所述效用提供值可以是一个电源值，即电压电平或电流电平。多个电源轨(power supply rail)可以将具有不同电源值的功率载送到至少一个域的处理元件。于是该至少一个域的每个处理元件都配备有一个开关元件以用于独立地与电源轨进行连接，以便将所述电源值改变到第二电源值。该开关元件可以是一个晶体管。这种晶体管易于集成到通常是半导体器件的处理元件中。
附加地或替换地，在根据本发明的嵌入式计算系统中，所述效用提供值可以是时钟信号。该计算系统可以包括一条全局参考时钟线，其将参考时钟信号载送到至少一个域的各处理元件。该至少一个域的每个处理元件可以配备有一个频率适配器，以用于从该参考时钟信号为所述一个域产生第一内部操作时钟信号。根据本发明，该频率适配器可以再配置，以用于在该嵌入式计算系统的使用寿命期间从该参考时钟信号独立地产生第二内部操作时钟信号。该可再配置的频率适配器例如可以是锁相环路(PLL)。PLL将按需要产生与该参考时钟信号具有相同相位的内部时钟信号。应该注意，该参考信号基本上设置一个相位参考，所以PLL对于保证维持该相位参考来说是理想的。此外，由于PLL可以倍增输入参考信号以产生更高的频率，所以只需要将所有所需频率当中最低的一个传输通过整个系统以作为参考，从而减小了总的功率耗散，因为可以局部地产生和使用更高的频率。或者也可以利用分频器和门控与自由运行时钟(环形振荡器)相组合地使用异步技术。
在根据本发明的嵌入式计算系统中，可以提供一个放大器以用于放大所产生的第一或第二内部操作时钟信号。
此外，可以在至少一些处理元件之间提供通信信道。这允许处理元件彼此进行通信。每个处理元件可以借助于数据通信信道连接到其最紧邻的所有元件。这提供了更高的灵活性，因为对于一个配置来说不必要的通信信道对于另一个配置来说可能是必要的。如果在所有相邻处理元件之间都提供了通信信道，则可能有更多的配置。
可以在两个处理元件之间的数据通信信道中提供一个电平偏移设备。这允许在处于不同电源电平上的处理元件之间进行通信。该电平偏移设备可以被配置，以便能够处理与提供在该计算系统中的不同电源轨相关的电源电平范围。于是当处理元件被再配置成以不同的电源电平运行时，可以使用相同的电平偏移设备。
本发明还提供了一种用于对包括多个域的嵌入式计算系统进行再配置的方法，每个域包括至少一个处理元件，每个域操作在一个效用提供值下，一个域操作在第一效用提供值下，其中在该计算系统的操作期间进行再配置。该方法包括独立地将所述一个域的效用提供值改变到第二效用提供值。这允许在所述设备的使用寿命期间获得性能和能量消耗之间的最佳折衷。
所述效用提供值可以是电源值。所述方法可以包括通过在载送不同电源电平的多个电源轨之间进行切换来独立地将所述一个域改变到第二电源值。
附加地或替换地，所述效用提供值可以是时钟频率。所述方法可以包括从被提供给每个域的参考时钟信号产生一个内部操作时钟信号，至少两个域的内部操作时钟信号彼此不同，在所述嵌入式计算系统的使用寿命期间可以对该内部操作时钟信号的产生进行再配置。
下面将参照结合附图进行的具体说明来阐明本发明的这些和其它特性、特征和优点，所述附图以举例的方式说明本发明的原理。下面的描述仅仅是示例性的，而不限制本发明的范围。下面的附图标记请参照附图。
图1说明了现有技术的嵌入式计算系统的实例，其具有硬连线的时钟和电源值分布。
图2说明了根据本发明的嵌入式计算系统的一个实施例，其中该嵌入式计算系统包括一个规则的处理元件栅格，其具有可配置的时钟和电源值。
图3是一个处理元件的具体实现方式的实施例，其中示出了对其时钟和电源值进行配置的一种可能方式。
图4说明了使用处理元件之间的数据通信信道中的电平偏移设备，以允许运行在不同电源电平下的处理元件彼此进行通信。
在不同附图中，相同的附图标记表示相同或相似的元件。
下面将针对特定实施例并参照特定附图来描述本发明，但是本发明不限于此，而只由权利要求书限定。所述附图只是示意性的，而不是限制性的。在附图中，出于说明的目的，某些元件的尺寸被夸大而没有按比例绘出。用在本说明书和权利要求书中的“包括”一词不排除其它元件或步骤。除非特别声明，否则当所用的非限定性或限定性冠词指的是单数(例如“一个”、“该”)时，也包括复数。
说明书和权利要求书中的术语“第一”、“第二”、“第三”等被用于区分相似的元件，而不必描述连续的或时间上的顺序。应该理解，在适当环境下，所用的这些术语是可以互换的，并且这里描述的本发明的各实施例能够以与本文所述或所示不同的其它序列操作。
图2示意地说明了根据本发明的嵌入式计算系统10的实施例，该系统具有时钟和电源域的灵活的、现场可编程的定义。该嵌入式计算系统10包括多个处理元件(PE)12。在图2中，处理元件12被示为安排在规则栅格中的框。不规则布局也是可能的，但是在附图中未示出。处理元件12例如可以是(而不限于)可编程处理器或DSP、现场可编程门阵列(FPGA)、可编程阵列逻辑(PAL)、可编程逻辑阵列(PLA)、ASIC核心、存储器块(例如RAM)或其它状态保持元件(例如寄存器文件)、可再配置核心或者它们的任意组合。优选地，该栅格中的各处理元件12是完全相同的，但是这并非先决条件。完全相同的处理元件12有利于可扩展性。如果做出了更大的设计，可以简单地通过增加PE 12的数量来实现该设计。此外，完全相同的处理元件12允许比异构电路更为通用的同构电路，其中当在异构电路中映射一个应用时需要考虑局部不规则性。
在整个栅格上提供了多个电压提供轨14、16、18。每个电压提供轨14、16、18与不同的电源相关联，在该实例中分别给出了电压值VDD1、VDD2、VDD3。在图2中说明了三个不同的电压提供轨14、16、18。然而其它数量的电源轨也是可能的。
用于承载参考时钟信号fREF的全局参考时钟线20也分布在整个栅格中。该参考时钟线20的频率应当优选地小于或等于可能在栅格中任意地方需要的最低时钟频率，也就是说在栅格的任意处理元件12中。
处理元件12可以通过数据通信信道30彼此通信，所述信道在图2中被示为虚线箭头。栅格中的所有通信信道30的集合构成一个所谓的通信网络。图2说明了一个栅格，其中每个处理元件12都与其最邻近的处理元件相连接，从而构成一个规则的通信网络。具有不规则模式的通信网络也是可能的，但是出于灵活性原因并不优选。
图3更详细地说明了根据本发明的处理元件12。其中解释了栅格中的处理元件12如何能够将自身配置成使用不同电压提供轨14、16、18上的多个可用电源电压VDD1、VDD2或VDD3的其中之一。其中使用了与电压提供轨14、16、18数量相同的输入开关元件40、42、44(图3中是三个)。所述输入开关元件40、42、44例如是固态开关，诸如晶体管。其中每个输入开关元件40、42、44与一个开关信号相关联，该信号闭合或打开开关元件40、42、44，从而使其导通或不导通。如果开关元件40、42、44例如是晶体管，则每个晶体管与一个给定栅极电位相关联(图3中分别是Vg1、Vg2和Vg3)，把其中一个栅极电位设置到一个适当值将极化其中一个晶体管，从而把相关联的电源电压传递到处理元件12的计算和通信资源50(例如功能单元、寄存器文件、多路复用器、内部通信网络、存储器等等)。例如可以使用一个类似于配置存储器(例如FPGA)的方案来控制开关元件40、42、44的开关信号，例如输入晶体管的栅极电位(图3中未示出)。举例来说，一个SRAM存储器单元可以与每个晶体管40、42、44的栅极直接相关联，或者通过一些辅助电子组件与之相关联，所述辅助电子组件可以将存储在所述存储器单元中的值转换成待施加到晶体管栅极的适当极化电压。如果逻辑值“0”被存储在所述存储器单元中，则所述栅极不被极化，该开关处于打开状态。如果逻辑值“1”被存储在所述存储器单元中，则将一个栅极电位施加到该晶体管，从而使该开关闭合，并将电源电压传递到资源50。可以将所有存储器单元的集合(其与整个系统中的每个处理元件11内的每个晶体管40、42、44相关联)看作类似于在FPGA中所使用的配置平面。这允许在一个电平下可以对所述嵌入式计算栅格进行现场配置。
优选地，所有的电源轨14、16、18运行到所有的PE 12，因为预先不知道将有多少域，也不知道哪个PE将在那个域中。为了保留所述体系结构的灵活性，所述硬件优选地使得每个PE可以与每个其它的PE独立地做出其电源选择。在制造设备之后，编程器可以任意地定义不同的域，这是通过将输入一个域的所有PE内的电源选择编程为完全相同。通过把所有电源轨带到硬件中的所有PE，允许在PE级别的粒度下进行任意的制造后域定义。
图3还示出了处理元件12如何能够基于具有频率fREF的参考时钟信号来配置其自身的操作时钟信号(时钟信号自配置处理元件)，该参考时钟信号在栅格内的全局参考时钟线20上可用。在处理元件12中提供一个频率适配器60，以用于从具有频率fREF的参考时钟信号导出想要的具有频率fOUT的内部操作时钟信号。举例来说，一个锁相环路(PLL)可以用作频率适配器60来将该参考时钟信号的频率fREF倍增一个因子，从而产生该处理元件12的内部操作频率fOUT。也可以使用在输入和输入时钟信号之间不引入显著相移的任何其它频率适配器60。这样，提供了一个具有现场可配置操作频率的处理元件12。应该注意，该内部产生的时钟信号fOUT的相位理想地与该参考时钟信号fREF的相位相同，但是也可以容许小的差异。
可选地可以引入一个放大器62，以用于放大所产生的内部操作时钟信号，这取决于与计算和通信资源50相关联的负载。
由于根据所述实施例的每个处理元件12可以被现场配置成使用特定的时钟频率和/或电源电平(VDD)，所以它们可以被称为可配置时钟和VDD岛。
因为在由栅格内彼此物理上有间隔的处理元件12接收的具有频率fREF的参考时钟信号中可能有相移，所以由于连线延迟，如果这两个有间隔处理元件12要彼此直接通信则有可能出现同步问题。然而，在由彼此物理上接近的处理元件12接收的具有频率fREF的参考时钟信号中的相移应该可以忽略。因此，优选的是所述栅格内的数据通信网络更适于局部的短距离数据通信信道而不是长距离通信信道。
通过将处理元件12的一个子集(优选地是邻近的PE 12)配置成使用一个公共电源电平和/或一个具有公共时钟频率的时钟信号来形成一个域。在制造设备之后，可以在所述栅格中对多个时钟和电源电平(VDD)域进行配置和再配置。PE 12的一个子集包括至少一个PE。因此，一个域包括所述系统内的处理元件12的一个子集(优选地是邻近的处理元件)，该处理元件子集被配置成运行在一个公共电源电平和/或时钟频率下。然而，对电源电平和/或时钟频率的配置发生在各单独的处理元件级别。
在参照图3解释的实施例中，电源电压VDD和时钟频率都是可再配置的。然而，根据本发明，具有可配置的电源电平或者时钟频率的处理元件12也是本发明的一部分。
当来自根据如上所述的本发明配置的两个不同电源电平VDD域的处理元件12需要通过数据通信网络彼此通信时，在数据通信信道30内可能需要可配置的电平偏移设备70、72，这样就可以在通信期间协调信道30两端的不同电压电平。这在图4中示出。因此，所述电平偏移设备对于与不同电源电平VDD相对应的有限数量的情况应该是可配置的。电平偏移设备70应该被配置成能够处理与提供在所述栅格内的不同电压提供轨14、16、18相关联的电压范围。举例来说，所述电平偏移设备可以包括多个块(例如三个块)，这些块是不可内部再配置的，并且在这些块之间进行切换。或者，可以通过使用一个可配置的偏置电流来使得电平偏移设备可再配置。例如可以使用一个数字-模拟转换器来设置该偏置电流。这与电平偏移设备本身的成本比起来可能较昂贵，但是可以通过一组电平偏移设备来共享该控制。根据另一个实施例，例如可以使用作为US-4486670的一个变型的电平偏移设备。该电平偏移设备以两种方式工作，即从高VDD电平偏移到低VDD电平，以及从低VDD电平偏移到高VDD电平。举例来说，每个电平可以使用一个标准的12晶体管电平偏移器电路。
虽然电平偏移设备70、72存在于图4中的所有数据通信信道30内(为使硬件灵活)，但是只有在不同电源电压域之间的电平偏移设备才处于工作状态。在图4中示出两个电源电压域80、82，第一电源电压域80利用处于0.9伏特的第一电源电压轨，第二电源电压域82利用处于1.1伏特的第二电源电压轨。第一电源电压域80内的所有电平偏移设备70都处于不工作状态，第二电源电压域82内的所有电平偏移设备70都处于不工作状态，而第一电源电压域80和第二电源电压域82之间的通信信道30上的电平偏移设备72被配置并处于工作状态。
应该理解，虽然已经对于根据本发明的设备讨论了各优选实施例、具体构造和配置以及材料，但是在不偏离本发明范围和精神的情况下可以在形式上和细节上做出备种改变或修改。
权利要求
1.一种包括多个域的嵌入式计算系统(10)，每个域(80，82)包括至少一个处理元件(12)，每个域(80，82)操作在一个效用提供值下，一个域(80，82)具有第一效用提供值，其中所述一个域的每个处理元件(12)配备有一个再配置设备，以用于将所述一个域的效用提供值改变到第二效用提供值。
2.如权利要求1所述的嵌入式计算系统(10)，其中所述效用提供值是一个电源值。
3.如权利要求2所述的嵌入式计算系统(10)，其中多个电源轨(14，16，18)将具有不同电源值(VDD1，VDD2，VDD3)的功率载送到至少一个域(80，82)的处理元件(12)，该至少一个域(80，82)的每个处理元件(12)都配备有一个开关元件(40，42，44)以用于独立地与电源轨进行连接，以便将所述电源值从第一电源值改变到第二电源值。
4.如权利要求2所述的嵌入式计算系统(10)，其中所述开关元件是一个晶体管。
5.如权利要求1所述的嵌入式计算系统(10)，其中所述效用提供值是一个时钟信号。
6.如权利要求2所述的嵌入式计算系统(10)，其中所述效用提供值是一个时钟信号。
7.如权利要求5所述的嵌入式计算系统(10)，其中所述计算系统包括一条全局参考时钟线(20)，其将参考时钟信号(fREF)载送到至少一个域(80，82)的各处理元件(12)，该至少一个域(80，82)的每个处理元件(12)配备有一个频率适配器(60)以用于从该参考时钟信号(fREF)为所述一个域(80，82)产生第一内部操作时钟信号(fOUT)，该频率适配器(60)可以被再配置，以用于从该参考时钟信号(fREF)独立地产生第二内部操作时钟信号(fOUT)。
8.如权利要求7所述的嵌入式计算系统(10)，其中所述可再配置频率适配器(60)是一个PLL。
9.如权利要求7所述的嵌入式计算系统(10)，其中提供一个放大器(62)，以用于放大所产生的第一或者第二内部操作时钟信号(fOUT)。
10.如权利要求1所述的嵌入式计算系统(10)，其中在至少一些处理元件(12)之间提供数据通信信道(30)。
11.如权利要求10所述的嵌入式计算系统(10)，其中每个处理元件(12)借助于数据通信信道(30)连接到它的所有最紧邻的处理元件。
12.如权利要求10所述的嵌入式计算系统(10)，其中在两个处理元件(12)之间的数据通信信道(30)内提供一个电平偏移设备(70，72)。
13.如权利要求12所述的嵌入式计算系统(10)，其中可以对所述电平偏移设备(72)进行配置，以便能够处理与提供在所述计算系统内的不同电源轨相关联的电源电平范围。
14.一种用于对包括多个域(80，82)的嵌入式计算系统(10)进行再配置的方法，每个域包括至少一个处理元件(12)，每个域操作在一个效用提供值下，一个域(80，82)操作在第一效用提供值下，其中在该计算系统的操作期间进行再配置，该方法包括独立地对于所述一个域(80，82)改变到第二效用提供值。
15.如权利要求14所述的方法，其中所述效用提供值是一个电源值。
16.如权利要求15所述的方法，还包括通过在载送不同电源电平的多个电源轨(14，16，18)之间进行切换来独立地将所述一个域(80，82)从第一电源值改变到第二电源值。
17.如权利要求14所述的方法，其中所述效用提供值是一个时钟频率。
18.如权利要求15所述的方法，其中所述效用提供值是一个时钟频率。
19.如权利要求17所述的方法，还包括从被提供给每个域的参考时钟信号(fREF)产生一个内部操作时钟信号(fOUT)，至少两个域的内部操作时钟信号(fOUT)彼此不同，在所述嵌入式计算系统(10)的使用寿命期间可以对该内部操作时钟信号的产生进行再配置。
全文摘要
本发明涉及一种用于在其使用寿命期间对嵌入式计算系统进行再配置的方法和设备，以便能够在性能和能量消耗之间获得最佳折衷。根据本发明的嵌入式计算系统(10)包括多个域，每个域(80，82)包括至少一个处理元件(12)，每个域(80，82)操作在一个效用提供值下，一个域(80，82)具有第一效用提供值。所述一个域的每个处理元件(12)配备有一个再配置设备，以用于将所述一个域的效用提供值改变到第二效用提供值。
文档编号G06F1/32GK1802622SQ200480016110
公开日2006年7月12日 申请日期2004年5月28日 优先权日2003年6月10日
发明者B·德奥利维拉卡斯特鲁普, J·L·范米尔伯根, J·A·惠斯肯, A·奥古斯泰恩 申请人:皇家飞利浦电子股份有限公司