专利名称：板卡式语音录放器的制作方法
技术领域：
本实用新型涉及一种有关通讯技术方面的电子部件，更具体地讲，本实用新型涉及一种应用于电通讯技术方面的板卡式语音录放器。在国际专利分类表中，本实用新型应分为H04大类。
背景技术：
目前，通用的CPCI板卡式语音录放器，其录放音要通过PCI总线，因为要占用主控CPU板的负荷，其缺点是不便于扩容。因此，就客观而言，在一定的程度上影响了语音录放器的使用。
发明内容
本实用新型的目的在于针对已有技术的不足，提供可以明显减轻主控CPU板负荷的，便于扩容的，一种单板上带有嵌入式处理器的板卡式语音录放器。
本实用新型的目的是通过下述技术方案实现的所述的板卡式语音录放器包括热插拔控制芯片1、H.110总线接口芯片2、录音缓存芯片3、可编程逻辑器件4、放音缓存芯片5、录音缓存芯片6、放音缓存芯片8、EEPROM存储器9、10/100兆以太网口10、可编程逻辑器件11、PCI总线接口芯片12、CPCI连接器J1和CPCI连接器J2。主要特点在于所述的板卡式语音录放器包括嵌入式处理器7。
所述的CPCI连接器J2通过互连线1-1与所述的H.110总线接口芯片2连接。
所述的H.110总线接口芯片2通过互连线1-2与所述的可编程逻辑器件4连接，所述的H.110总线接口芯片2通过互连线1-5、1-8、1-10与所述的PCI总线接口芯片12连接，所述的H.110总线接口芯片2通过互连线1-5、1-7与所述的可编程逻辑器件11连接，所述的H.110总线接口芯片2通过互连线1-5、1-8、1-9与所述的可编程逻辑器件11连接，所述的H.110总线接口芯片2通过互连线1-5′、1-7′与所述的可编程逻辑器件11连接。
所述的录音缓存芯片3和所述的录音缓存芯片6连接后通过互连线1-3′与所述的可编程逻辑器件4连接，所述的录音缓存芯片3和所述的录音缓存芯片6连接后通过互连线1-4′与所述的嵌入式处理器7连接。
所述的放音缓存芯片5与所述的放音缓存芯片8连接后通过互连线1-3与所述的可编程逻辑器件4连接，所述的放音缓存芯片5与所述的放音缓存芯片8连接后通过互连线1-4与所述的嵌入式处理器7连接。
所述的嵌入式处理器7通过互连线1-12与所述的10/100兆以太网口10连接，所述的嵌入式处理器7通过互连线1-6与所述的可编程逻辑器件11连接，所述的嵌入式处理器7通过互连线1-6′与所述的可编程逻辑器件11连接。
所述的PCI总线接口芯片12通过互连线1-11与所述的EEPROM存储器9连接，所述的PCI总线接口芯片12通过互连线1-13与所述的CPCI连接器J1连接，所述的PCI总线接口芯片12通过互连线1-10、1-8、1-7或1-7′与所述的可编程逻辑器件11连接，所述的PCI总线接口芯片12通过互连线1-10、1-9与所述的可编程逻辑器件11连接。
所述的PCI总线接口芯片12通过片选信号线2-1、等待信号线2-2、读写信号线2-3、复位信号线2-4、10位地址信号线2-5和16位数据信号线2-6分别接向所述的可编程逻辑器件11，所述的PCI总线接口芯片12通过14位地址信号线2-7和16位数据信号线2-8分别接向所述的H.110总线接口芯片2。
所述的可编程逻辑器件11通过片选信号线2-9、数据信号线2-10、读写信号线2-11、数据应答信号线2-12分别接向所述的H.110总线接口芯片2，所述的可编程逻辑器件11通过时钟信号线2-13、片选信号线2-14、读写信号线2-15、中断信号线2-16、10位地址信号线2-17、16位数据信号线2-18分别接向所述的嵌入式处理器7。
所述的H.110总线接口芯片2通过8K时钟信号线2-26、8M时钟信号线2-27、16M时钟信号2-28、4路PCM码流信号线2-29分别接向所述的可编程逻辑器件4。
所述的10/100兆以太网口10通过MII数据信号线2-38、MII控制信号线2-39、复位信号线2-40分别接向所述的嵌入式处理器7。
所述的嵌入式处理器7通过读写时钟信号线2-19分别与所述的录音缓存芯片3、录音缓存芯片6、放音缓存芯片5、放音缓存芯片8连接，所述的嵌入式处理器7通过片选信号线2-20分别与所述的录音缓存芯片3、录音缓存芯片6连接，所述的嵌入式处理器7通过读信号线2-21分别与所述的录音缓存芯片3、录音缓存芯片6连接，所述的嵌入式处理器7通过14位地址信号线2-22分别与所述的录音缓存芯片3、录音缓存芯片6、放音缓存芯片5、放音缓存芯片8连接，所述的嵌入式处理器7通过32位数据信号线2-23分别与所述的录音缓存芯片3、录音缓存芯片6、放音缓存芯片5、放音缓存芯片8连接，所述的嵌入式处理器7通过片选信号线2-24分别与所述的放音缓存芯片5、放音缓存芯片8连接，所述的嵌入式处理器7通过写信号线2-25分别与所述的放音缓存芯片5、放音缓存芯片8连接。
所述的可编程逻辑器件4通过写时钟信号线2-30分别与所述的录音缓存芯片3、录音缓存芯片6连接，所述的可编程逻辑器件4通过写信号线2-31分别与所述的录音缓存芯片3、录音缓存芯片6连接，所述的可编程逻辑器件4通过4路PCM码流输入地址信号线2-32分别与所述的录音缓存芯片3、录音缓存芯片6连接，所述的可编程逻辑器件4通过4路PCM码流输入数据信号线2-33分别与所述的录音缓存芯片3、录音缓存芯片6连接，所述的可编程逻辑器件4通过读时钟信号线2-34分别与所述的放音缓存芯片5、放音缓存芯片8连接，所述的可编程逻辑器件4通过读信号线2-35分别与所述的放音缓存芯片5、放音缓存芯片8连接，所述的可编程逻辑器件4通过4路PCM码流输出地址信号线2-36分别与所述的放音缓存芯片5、放音缓存芯片8连接，所述的可编程逻辑器件4通过4路PCM码流输出数据信号线2-37分别与所述的放音缓存芯片5、放音缓存芯片8连接。
所述的4路PCM码流信号线2-29的每一路包括输入信号线和输出信号线。
所述的热插拔控制芯片1的型号为LT1643L，所述的H.110总线接口芯片2的型号为ZL50030，所述的录音缓存芯片3的型号为CY7C09269V，所述的可编程逻辑器件4的型号为LC4256V，所述的放音缓存芯片5的型号为CY7C09269V，所述的录音缓存芯片6的型号为CY7C09269V，所述的嵌入式处理器7的型号为MPC860T，所述的放音缓存芯片8的型号为CY7C09269V，所述的EEPROM存储器9的型号为93LC56，所述的10/100兆以太网口10的型号为LXT972A，所述的可编程逻辑器件11的型号为LC4256V，所述的PCI总线接口芯片12的型号为PC19030，所述的CPCI连接器J1的型号为ERN1064176，所述的CPCI连接器J2的型号为ERN1064176。
由于本实用新型采用了上述的技术方案，在单板上带有嵌入式处理器，可以把板卡的的控制流和语音流分开处理，语音流由嵌入式处理器来处理，直接由嵌入式处理器的网口输入和输出，而只有控制流经PCI总线受主控CPU板卡处理，这样大大减轻了主控CPU板的负荷。
以下结合附图对本实用新型进行说明，其中附
图1是本实用新型的电路方块图。
附图2是本实用新型的一个实施例的主要部件的电路连接图。
附图3是本实用新型使用状态下的工作原理图。
在附图1中可以清楚地看到本实用新型的几个关键的组成部分1热插拔控制芯片、2H.110总线接口芯片、3录音缓存芯片、4可编程逻辑器件、5放音缓存芯片、6录音缓存芯片、8放音缓存芯片、9 EEPROM存储器、10 10/100兆以太网口、11可编程逻辑器件、12PCI总线接口芯片、CPCI连接器J1和CPCI连接器J2。主要特点在于所述的板卡式语音录放器包括嵌入式处理器7。
附图2是本实用新型的一个实施例的主要部件的电路连接图。在该附图中给出了各主要部件的更清楚的具体的连接关系。
在附图3中给出了本实用新型的使用状态下的工作原理图。在后面将介绍具体的工作原理。
具体实施方式
以下结合附图和实施例对本实用新型进一步说明。
在附图2中，作为一个实施例给出了本实用新型的主要部件的连接图。从该附图中清楚地绘出了各主要部件的连接关系。从该附图中可以看到所达的PCI总线接口芯片12通过片选信号线2-1、等待信号线2-2、读写信号线2-3、复位信号线2-4、10位地址信号线2-5和16位数据信号线2-6分别接向所述的可编程逻辑器件11，所述的PCI总线接口芯片12通过14位地址信号线2-7和16位数据信号线2-8分别接向所述的H.110总线接口芯片2。
所述的可编程逻辑器件11通过片选信号线2-9、数据信号线2-10、读写信号线2-11、数据应答信号线2-12分别接向所述的H.110总线接口芯片2，所述的可编程逻辑器件11通过时钟信号线2-13、片选信号线2-14、读写信号线2-15、中断信号线2-16、10位地址信号线2-17、16位数据信号线2-18分别接向所述的嵌入式处理器7。
所述的H.110总线接口芯片2通过8K时钟信号线2-26、8M时钟信号线2-27、16M时钟信号2-28、4路PCM码流信号线2-29分别接向所述的可编程逻辑器件4。
所述的10/100兆以太网口10通过MII数据信号线2-38、MII控制信号线2-39、复位信号线2-40分别接向所述的嵌入式处理器7。
所述的嵌入式处理器7通过读写时钟信号线2-19分别与所述的录音缓存芯片3、录音缓存芯片6、放音缓存芯片5、放音缓存芯片8连接，所述的嵌入式处理器7通过片选信号线2-20分别与所述的录音缓存芯片3、录音缓存芯片6连接，所述的嵌入式处理器7通过读信号线2-21分别与所述的录音缓存芯片3、录音缓存芯片6连接，所述的嵌入式处理器7通过14位地址信号线2-22分别与所述的录音缓存芯片3、录音缓存芯片6、放音缓存芯片5、放音缓存芯片8连接，所述的嵌入式处理器7通过32位数据信号线2-23分别与所述的录音缓存芯片3、录音缓存芯片6、放音缓存芯片5、放音缓存芯片8连接，所述的嵌入式处理器7通过片选信号线2-24分别与所述的放音缓存芯片5、放音缓存芯片8连接，所述的嵌入式处理器7通过写信号线2-25分别与所述的放音缓存芯片5、放音缓存芯片8连接。
所述的可编程逻辑器件4通过写时钟信号线2-30分别与所述的录音缓存芯片3、录音缓存芯片6连接，所述的可编程逻辑器件4通过写信号线2-31分别与所述的录音缓存芯片3、录音缓存芯片6连接，所述的可编程逻辑器件4通过4路PCM码流输入地址信号线2-32分别与所述的录音缓存芯片3、录音缓存芯片6连接，所述的可编程逻辑器件4通过4路PCM码流输入数据信号线2-33分别与所述的录音缓存芯片3、录音缓存芯片6连接，所述的可编程逻辑器件4通过读时钟信号线2-34分别与所述的放音缓存芯片5、放音缓存芯片8连接，所述的可编程逻辑器件4通过读信号线2-35分别与所述的放音缓存芯片5、放音缓存芯片8连接，所述的可编程逻辑器件4通过4路PCM码流输出地址信号线2-36分别与所述的放音缓存芯片5、放音缓存芯片8连接，所述的可编程逻辑器件4通过4路PCM码流输出数据信号线2-37分别与所述的放音缓存芯片5、放音缓存芯片8连接。
所述的4路PCM码流信号线2-29的每一路均包括输入信号线和输出信号线。
所述的热插拔控制芯片1的型号为LT1643L，所述的H.110总线接口芯片2的型号为ZL50030，所述的录音缓存芯片3的型号为CY7C09269V，所述的可编程逻辑器件4的型号为LC4256V，所述的放音缓存芯片5的型号为CY7C09269V，所述的录音缓存芯片6的型号为CY7C09269V，所述的嵌入式处理器7的型号为MPC860T，所述的放音缓存芯片8的型号为CY7C09269V，所述的EEPROM存储器9的型号为93LC56，所述的10/100兆以太网口10的型号为LXT972A，所述的可编程逻11的型号为LC4256V，所述的PCI总线接口芯片12的型号为PC19030，所述的CPC I连接器J1的型号为ERN1064176，所述的CPCI连接器J2的型号为ERN1064176。
应该指出上述有关各器件的型号仅是本实用新型实施例当中的典型代表。当然，只要在本实用新型的技术方案内，也完全可以选择类似的、功能相当的其它等同型号的器件。
本实用新型总体上可以分为四个模块PCM(脉冲编码调制)码流互连模块该模块由H.110总线接口芯片2、录音缓存芯片3、可编程逻辑器件4、放音缓存芯片5、录音缓存芯片6、嵌入式处理器7、放音缓存芯片8、10/100兆以太网口10、连接器J2组成。工作原理是PCM码流从背板H.110总线经连接器J2传输至H.110总线接口芯片2，1-1互连线符合CT-BUS总线规范，H.110总线接口芯片2与可编程逻辑器件4互连线1-2符合ST-BUS总线规范，然后可编程逻辑器件4将录放音码流进行转换变成并行录音码流1-3′和并行放音码流1-3，并将码流存放于录音缓存芯片3、录音缓存芯片6、放音缓存芯片5、放音缓存芯片8，最后由嵌入式处理器7读取缓存芯片内的并行录音码流1-4′和并行放音码流1-4，经过打包传输至10/100兆以太网口10存放于语音服务PC，1-12符合以太网总线规范。
录放音控制模块该模块由嵌入式处理器7、EEPROM存储器(一种可擦写的存储器)9、可编程逻辑器件11、PCI总线接口芯片12、连接器J1组成。工作原理是首先通过EEPROM存储器9初始化设置PCI总线接口芯片12，使其正常工作；其中，1-11互连线符合MICROWIRE总线规范，然后PCI控制芯片经连接器J1根据外围CPCI总线1-13的要求输出控制信号1-10，并经过可编程逻辑器件11将部分地址信号和读写信号1-9转换成嵌入式处理器的片选信号、读写信1-6，控制信号1-6′，嵌入式处理器根据控制线信号和自带的相应程序读写录放音缓存芯片的相应码流，实现对所需PCM码流信号的语音录放功能。
H.110总线接口控制模块该模块由H.110总线接口芯片2、EEPROM存储器(一种可擦写的存储器)9、可编程逻辑器件11、PCI总线接口芯片12和连接器J1组成。其工作原理是首先通过EEPROM存储器9初始化设置PCI总线接口芯片12，使其正常工作；其中互连线1-11符合MICROWIRE总线规范；然后，PCI总线接口芯片经总线接口连接器J1根据外围CPCI总线1-13的要求，输出控制信号1-10，并经过可编程逻辑器件11将部分地址信号和读写信号1-9转换成H.110总线接口芯片的片选信号、读写信号1-7；控制信号线1-7′和数据地址线1-8组成符合Inte1数据总线规范的互连线1-5′，H.110总线接口芯片在互连线1-5′上的信号控制下实现PCM码流信号交换功能。H.110总线接口芯片2支持512×512个时隙本地交换和1024×4096个时隙背板交换功能。
热插拔模块该模块由热插拔模块1组成。主要功能就是根据语音录放板连上主机后送给热插拔模块一个PCI复位信号，热插拔模块根据该信号判断是否给其它各个模块提供工作电源。至于连接关系，则是已有技术，所以此处不再赘述。
再结合附图3进一步叙述本实用新型使用状态下的的工作原理其它功能板(如中继板、会议桥板等)有录音需要时，将需要录音的话路经H.110背板总线送入语音录放板。此时语音录放板会将相应话路的语音数据进行录音，
同时打包通过以太网和语音服务器连接，存放相应的语音数据。若需要对指定话路进行放音，则将语音服务器上需要放音的语音数据通过以太网传输给语音录放板，通过语音录放板对其它功能板的指定话路进行放音操作。
本实用新型具有下述技术特点1.板内带有嵌入式处理器芯片，支持PCM码流的打包处理，直接通过板上以太网口进行语音的输入和输出。
2.支持交换功能，通过H.110总线接口控制模块和PCM码流互连模块实现。支持板内512×512个时隙交换功能，同时支持板内1024个时隙与背板4096个时隙交换功能。
3.支持带电热插拔，通过热插拔模块实现，便于设备维护和升级。
权利要求1.一种板卡式语音录放器，所述的板卡式语音录放器包括热插拔控制芯片(1)、H.110总线接口芯片(2)、录音缓存芯片(3)、可编程逻辑器件(4)、放音缓存芯片(5)、录音缓存芯片(6)、放音缓存芯片(8)、EEPROM存储器(9)、10/100兆以太网口(10)、可编程逻辑器件(11)、PCI总线接口芯片(12)、CPCI连接器J1和CPCI连接器J2，其特征在于所述的板卡式语音录放器包括嵌入式处理器(7)；所述的CPCI连接器J2通过互连线(1-1)与所述的H.110总线接口芯片(2)连接；所述的H.110总线接口芯片(2)通过互连线(1-2)与所述的可编程逻辑器件(4)连接，所述的H.110总线接口芯片(2)通过互连线(1-5)、(1-8)、(1-10)与所述的PCI总线接口芯片(12)连接，所述的H.110总线接口芯片(2)通过互连线(1-5)、(1-7)与所述的可编程逻辑器件(11)连接，所述的H.110总线接口芯片(2)通过互连线(1-5)、(1-8)、(1-9)与所述的可编程逻辑器件(11)连接，所述的H.110总线接口芯片(2)通过互连线(1-5′)、(1-7′)与所述的可编程逻辑器件(11)连接；所述的录音缓存芯片(3)和所述的录音缓存芯片(6)连接后通过互连线(1-3′)与所述的可编程逻辑器件(4)连接，所述的录音缓存芯片(3)和所述的录音缓存芯片(6)连接后通过互连线(1-4′)与所述的嵌入式处理器(7)连接；所述的放音缓存芯片(5)与所述的放音缓存芯片(8)连接后通过互连线(1-3)与所述的可编程逻辑器件(4)连接，所述的放音缓存芯片(5)与所述的放音缓存芯片(8)连接后通过互连线(1-4)与所述的嵌入式处理器(7)连接；所述的嵌入式处理器(7)通过互连线(1-12)与所述的10/100兆以太网口(10)连接，所述的嵌入式处理器(7)通过互连线(1-6)与所述的可编程逻辑器件(11)连接，所述的嵌入式处理器(7)通过互连线(1-6′)与所述的可编程逻辑器件(11)连接；所述的PCI总线接口芯片(12)通过互连线(1-11)与所述的EEPROM存储器(9)连接，所述的PCI总线接口芯片(12)通过互连线(1-13)与所述的CPCI连接器J1连接，所述的PCI总线接口芯片(12)通过互连线(1-10)、(1-8)、(1-7)或(1-7′)与所述的可编程逻辑器件(11)连接，所述的PCI总线接口芯片(12)通过互连线(1-10)、(1-9)与所述的可编程逻辑器件(11)连接。
2.根据权利要求1所述的板卡式语音录放器，其特征在于所述的PCI总线接口芯片(12)通过片选信号线(2-1)、等待信号线(2-2)、读写信号线(2-3)、复位信号线(2-4)、10位地址信号线(2-5)和16位数据信号线(2-6)分别接向所述的可编程逻辑器件(11)，所述的PCI总线接口芯片(12)通过14位地址信号线(2-7)和16位数据信号线(2-8)分别接向所述的H.110总线接口芯片(2)；所述的可编程逻辑器件(11)通过片选信号线(2-9)、数据信号线(2-10)、读写信号线(2-11)、数据应答信号线(2-12)分别接向所述的H.110总线接口芯片(2)，所述的可编程逻辑器件(11)通过时钟信号线(2-13)、片选信号线(2-14)、读写信号线(2-15)、中断信号线(2-16)、10位地址信号线(2-17)、16位数据信号线(2-18)分别接向所述的嵌入式处理器(7)；所述的H.110总线接口芯片(2)通过8K时钟信号线(2-26)、8M时钟信号线(2-27)、16M时钟信号(2-28)、4路PCM码流信号线(2-29)分别接向所述的可编程逻辑器件(4)；所述的10/100兆以太网口(10)通过MII数据信号线(2-38)、MII控制信号线(2-39)、复位信号线(2-40)分别接向所述的嵌入式处理器(7)；所述的嵌入式处理器(7)通过读写时钟信号线(2-19)分别与所述的录音缓存芯片(3)、录音缓存芯片(6)、放音缓存芯片(5)、放音缓存芯片(8)连接，所述的嵌入式处理器(7)通过片选信号线(2-20)分别与所述的录音缓存芯片(3)、录音缓存芯片(6)连接，所述的嵌入式处理器(7)通过读信号线(2-21)分别与所述的录音缓存芯片(3)、录音缓存芯片(6)连接，所述的嵌入式处理器(7)通过14位地址信号线(2-22)分别与所述的录音缓存芯片(3)、录音缓存芯片(6)、放音缓存芯片(5)、放音缓存芯片(8)连接，所述的嵌入式处理器(7)通过32位数据信号线(2-23)分别与所述的录音缓存芯片(3)、录音缓存芯片(6)、放音缓存芯片(5)、放音缓存芯片(8)连接，所述的嵌入式处理器(7)通过片选信号线(2-24)分别与所述的放音缓存芯片(5)、放音缓存芯片(8)连接，所述的嵌入式处理器(7)通过写信号线(2-25)分别与所述的放音缓存芯片(5)、放音缓存芯片(8)连接；所述的可编程逻辑器件(4)通过写时钟信号线(2-30)分别与所述的录音缓存芯片(3)、录音缓存芯片(6)连接，所述的可编程逻辑器件(4)通过写信号线(2-31)分别与所述的录音缓存芯片(3)、录音缓存芯片(6)连接，所述的可编程逻辑器件(4)通过4路PCM码流输入地址信号线(2-32)分别与所述的录音缓存芯片(3)、录音缓存芯片(6)连接，所述的可编程逻辑器件(4)通过4路PCM码流输入数据信号线(2-33)分别与所述的录音缓存芯片(3)、录音缓存芯片(6)连接，所述的可编程逻辑器件(4)通过读时钟信号线(2-34)分别与所述的放音缓存芯片(5)、放音缓存芯片(8)连接，所述的可编程逻辑器件(4)通过读信号线(2-35)分别与所述的放音缓存芯片(5)、放音缓存芯片(8)连接，所述的可编程逻辑器件(4)通过4路PCM码流输出地址信号线(2-36)分别与所述的放音缓存芯片(5)、放音缓存芯片(8)连接，所述的可编程逻辑器件(4)通过4路PCM码流输出数据信号线(2-37)分别与所述的放音缓存芯片(5)、放音缓存芯片(8)连接。
3.根据权利要求2所述的板卡式语音录放器，其特征在于所述的4路PCM码流信号线(2-29)的每一路包括输入信号线和输出信号线。
4.根据权利要求2所述的板卡式语音录放器，其特征在于所述的热插拔控制芯片(1)的型号为LT1643L，所述的H.110总线接口芯片(2)的型号为ZL50030，所述的录音缓存芯片(3)的型号为CY7C09269V，所述的可编程逻辑器件(4)的型号为LC4256V，所述的放音缓存芯片(5)的型号为CY7C09269V，所述的录音缓存芯片(6)的型号为CY7C09269V，所述的嵌入式处理器((7)的型号为MPC860T，所述的放音缓存芯片(8)的型号为CY7C09269V，所述的EEPROM存储器(9)的型号为93LC56，所述的10/100兆以太网口(10)的型号为LXT972A，所述的可编程逻辑器件(11)的型号为LC4256V，所述的PCI总线接口芯片(12)的型号为PCI9030，所述的CPCI连接器J1的型号为ERN1064176，所述的CPCI连接器J2的型号为ERN1064176。
专利摘要一种板卡式语音录放器，所述的板卡式语音录放器包括热插拔控制芯片1、H.110总线接口芯片2、录音缓存芯片3、可编程逻辑器件4、放音缓存芯片5、录音缓存芯片6、放音缓存芯片8、EEPROM存储器9、10/100兆以太网口10、可编程逻辑器件11、PCI总线接口芯片12、CPCI连接器J1和CPCI连接器J2，主要特点在于所述的板卡式语音录放器包括嵌入式处理器7。在单板上带有嵌入式处理器，可以把板卡的的控制流和语音流分开处理，语音流由嵌入式处理器来处理，直接由嵌入式处理器的网口输入和输出，而只有控制流经PCI总线受主控CPU板卡处理，于是大大减轻了主控CPU板的负荷。
文档编号G06F13/00GK2833717SQ20052001148
公开日2006年11月1日 申请日期2005年4月5日 优先权日2005年4月5日
发明者何顺兰 申请人:何顺兰