专利名称：易于扩展的多cpu系统的制作方法
技术领域：
本发明涉及两个或多个CPU模块的组合，还涉及用于数个程序在多个CPU模块之间的互连或传送请求的同时处理，尤其是涉及一种易于扩展的多CPU系统。
背景技术：
对于很多电子设备来说，CPU的处理能力往往成为系统升级的瓶颈。增加新的功能经常导致CPU的负荷加重，而如果原设计的余量不够，将不得不对硬件电路进行重新设计，更换处理能力更强的CPU或者改用多CPU系统。这意味着巨大的设计工作和高昂的生产成本，导致产品升级甚至比开发一款新产品的投入还要多。
为了避免这类问题，通常的做法是在初始设计时就为CPU的处理能力预留足够的余量，以适应可能出现的升级。一种办法是选择处理能力足够强大的CPU，其缺点是不够灵活，为了应对未来可能的升级为现有系统配置一个或多个超过现阶段性能需求的CPU，将导致系统的成本大幅增加；另一种办法是将CPU及其外围基本电路设计成其物理意义是一块扣板的独立CPU模块，所述CPU模块是具有主设备Master功能的模块，包括利用通用处理器CPU设计的模块，以及利用数字信号处理器DSP设计的模块。通过扣板连接器将CPU模块扣接至母板上集成为系统，实现原来一块电路板的功能。这种方法具备一定的灵活性和扩展能力，CPU模块和母板可以各自独立升级，降低了升级的成本。此外，还可以将母板设计为支持多个CPU模块，为不同的系统灵活配置一个或多个CPU模块。然而，现有多个CPU模块和母板之间的连接大多是采用平铺式结构，预先在母板上为多个CPU模块留置相应的空间，再根据需要将CPU模块扣接至母板各自的对应位置，占用空间大，不利于系统集成，导致其可扩展的CPU模块数目非常有限。平铺式结构的另一个突出缺点是各CPU模块必须各不相同，才能适应非对称性信号的处理，又使得生产维护成本有所增加。此外，平铺式结构的扩展能力还严重依赖于初始设计时对未来新增功能的预见，但是，这种预见是难以做到准确的。如果对未来所需处理能力估计过高，将导致设计难度加大，系统成本大幅增加；如果对未来所需处理能力估计过低，升级后所需的处理能力超出预见，就必须重新设计新的系统，此外，平铺式结构的多个CPU模块扣板方案各CPU模块有所不同，生产和维护成本相对仍然较高。
发明内容
本发明所要解决的技术问题是弥补上述现有技术存在的缺陷，提出一种占用空间小、扩展能力强、升级方便、成本低廉且可扩展数目较少受到空间的限制的易于扩展的多CPU系统。
本发明的技术问题通过以下技术方案予以解决这种易于扩展的多CPU系统，包括母板和多个CPU模块，所述CPU模块是设有扣板接口。
这种易于扩展的多CPU系统的特点是所述多个CPU模块以上下逐层扣接方式形成层叠式结构，最下层的CPU模块扣接在母板上，并在总线规范下对层叠式扣板接口的信号进行路由。
在总线之外设有一组用于识别各CPU模块的ID，以自动识别各自在系统中所处的位置。
所述多个CPU模块之间的通信通过设置路由予以协调。
本发明的技术问题通过以下进一步技术方案予以解决所述CPU模块是具有主设备Master功能，能够主动发起对其它设备的访问的模块。
所述CPU模块，包括利用通用微处理器MPU设计的模块，以及利用数字信号处理器DSP设计的模块。
所述多个CPU模块是完全相同的CPU模块，其制作工艺完全相同、PCB和元器件完全相同且互相之间可以等同替换。
所述多个CPU模块的顶层和底层分别设有扣板连接器。
所述多个CPU模块都设有用于检测系统分配给自己的ID的IO引脚。
所述扣板接口包括对称信号接口和非对称信号接口。
所述扣板接口的对称信号，包括数据、地址信号是，直接将功能模块连接至顶层和底层连接器的同一引脚形成总线结构进行路由。
所述扣板接口的非对称信号，包括请求/应答信号、中断信号、时钟信号、复位信号、初始化设备选择信号是，通过设置路由信号来组织协调这些信号的正确连接进行路由。
所述路由信号包括用于设定仲裁信号路由的信号，该仲裁信号路由的设定使得各个完全相同的CPU模块可以协调各自之间仲裁信号的通信。
所述路由信号还包括用于设定时钟信号、初始化设备选择信号、复位信号、PCI中断信号的路由的信号。
所述总线是具有对称特征或类似对称特征的总线，可以是PCI总线，也可以是其它总线，包括很多CPU的局部总线，设备既可以作为主设备，也可以作为从设备工作，有申请/应答机制协调各主设备获得总线控制权，或者是外部设备可以申请总线控制权。
优选的是，所述总线是PCI总线。
这种易于扩展的多CPU系统，还包括设有与CPU模块完全相同的扣板接口的非CPU功能模块，其PCI复位信号由CPU模块提供。
所述非CPU功能模块，包括通信模块、图形处理模块和存储模块。
本发明的有益效果是本发明是通过对扣板接口的专门设计而实现的一种层叠式结构的多CPU系统，各个CPU模块可以自动识别其在系统中所处的位置，它们之间的通信也通过设置路由予以协调。具有配置灵活，扩展能力强，节省空间的优点。可以根据系统的需要灵活配置多个CPU模块，或者配置包括至少一个CPU模块和多个其它非CPU功能模块，能够解决性能和成本之间的矛盾，本系统中的各个CPU模块完全相同，可以降低生产维护成本，特别是层叠式结构比平铺式结构更节省空间，模块集成占用的空间很小，模块可扩展数目不会受到空间的严重限制。
下面结合具体实施方式
并对照附图对本发明作进一步说明。
图1是现有平铺式结构的多CPU系统的平面示意图；图2是图1的立面示意图；图3是本发明具体实施方式
的多CPU系统的平面示意图；
图4是图3的立面示意图；图5是本发明具体实施方式
方案一的ID分配时的IO路由示意图；图6是本发明具体实施方式
方案二的ID分配时的IO路由示意图；图7是本发明具体实施方式
的PCI仲裁信号路由示意图；图8是本发明具体实施方式
方案一的时钟路由示意图；图9是本发明具体实施方式
方案二的时钟路由示意图；图10是本发明具体实施方式
的PCI中断处理示意图；图11是本发明具体实施方式
的IDSEL信号路由示意图；图12是本发明具体实施方式
的PCI复位路由示意图；图13是本发明另一具体实施方式
的PCI复位路由示意图。
具体实施例方式
具体实施方式
一一种易于扩展的多CPU系统，由四个CPU模块组成这种易于扩展的四CPU系统，包括母板0#和四个CPU模块1#～4#。CPU模块1#～4#是设有扣板接口且具有主设备Master功能的模块，包括利用通用处理器CPU设计的模块，以及利用数字信号处理器DSP设计的模块，它们以上下逐层扣接方式形成层叠式结构，最下层的CPU模块1#扣接在母板0#上，并在总线规范下对层叠式扣板接口的信号进行路由。
CPU模块1#～4#是完全相同的CPU模块，在总线之外设有一组用于识别各CPU模块的ID，以自动识别各自在系统中所处的位置。
CPU模块1#～4#之间的通信通过设置路由予以协调。
本发明具体实施方式
通过PCI总线组成系统，系统结构示意图见图3、4。CPU模块1#～4#和母板0#之间使用PCI总线进行数据交换。它们的顶层和底层分别设有带扣板接口的扣板连接器，各CPU模块1#～4#和母板0#的PCI总线信号和其它信号通过扣板连接器实现电气连接。图3、4的层叠式结构显然比图1、2的平铺式结构更节省空间，使其有可能扩展更多的CPU模块，而不会受到空间的严重限制。
本具体实施方式
的PCI总线本身是对称的，任何一个带PCI总线接口的器件都可以工作于主设备模式，也可以工作于从设备模式，PCI总线上的主从通信，每次传输规定由主设备发起。这种特性为多CPU系统的实现提供了便利。但是，PCI总线规范中的某些信号在物理实现上仍然具有非对称性，这些非对称性信号包括请求/应答信号REQ/GNT、中断信号INT#、时钟信号CLK、复位信号PCIRESET和初始化设备选择信号IDSEL等。
对于PCI总线的数据、地址等对称信号，直接将功能模块连接至顶层和底层连接器的同一引脚形成总线结构。对于非对称信号，包括请求/应答信号REQ/GNT、中断信号INT#、时钟信号CLK、复位信号PCIRESET和初始化设备选择信号IDSEL等，通过设置路由信号来组织协调，为便于描述，对于扣板接口约定底层连接器的信号是本板使用，顶层连接器的信号是上面一块板使用，在各CPU模块1#～4#完全相同的情况下，通过下文中所述对扣板接口的特殊处理，就可以将总线体系组织完备。
为了协调四个CPU的工作，各CPU模块1#～4#必须能识别自己在系统中所处的位置。本具体实施方式
在总线之外还增设一组用于识别各CPU模块的ID信号，CPU使用一组IO引脚检测系统分配给自己的ID。使得四个独立配置的完全相同的CPU模块1#～4#可以自动识别其在系统中所处的位置，如图5所示的方案一是在母板0#的顶层将ID设置为0001，经过CPU模块1#～4#的连接，CPU模块1#～4#的ID分别为0001，0010，0100，1000。这种方案用了四个信号，略显多了，如图6的所示的方案二只用三个信号。母板0#的顶层设置为000，CPU模块顶层设置最高位为1，经过CPU模块1#～4#的连接，CPU模块1#～4#的ID分别为000，100，110，111。如果设置上面一块板的ID为本板+1，可以只用两个信号，但加法器需要额外的芯片来实现，反而不如多用一个信号合算。
PCI总线通过仲裁机制协调各主设备对总线的控制。设备通过有效请求信号REQ请求总线，作为响应仲裁器通过有效相应的应答信号GNT将总线控制权授予发出请求的主设备。PCI总线中有且只有一个仲裁器，仲裁器相对于带PCI总线接口的设备是完全独立的。
通常支持PCI总线的CPU都可以外接PCI仲裁器，有很多CPU是在芯片内部集成PCI仲裁器。本具体实施方式
中的CPU集成的仲裁器拥有5组REQ/GNT端口REQ0～REQ4、GNT0～GNT4，其中REQ0和GNT0在外接仲裁器时，分别变为GNT输入端口和REQ输出端口。利用CPU内置的仲裁器最多可以接五个PCI设备，即可以支持母板0#上的2个PCI设备和可扩展的四个CPU模块。仲裁器有效的那个CPU模块自身的仲裁信号在CPU芯片内部。扩展的模块也可以是其它的非CPU的PCI设备。
因为CPU模块1#～4#在启动时可以通过检测ID识别自己的位置，就可以很容易地指定自己的仲裁器有效或者禁止。PCI仲裁信号路由如图7所示，这里约定在CPU模块1#位有效仲裁器，在CPU模块2#～4#位禁止仲裁器。母板0#占用第0和第4个PCI设备，第1～3个PCI设备分配给CPU模块2#～4#。图7中，实线是REQ信号，点划线是GNT信号。第一行是信号定义，其中第一排是CPU模块2#～4#的定义，第二排是CPU模块1#的定义。CPU模块1#以及2#～4#设置了6个临时信号TR0～TR2、TG0～TG2用于路由，母板0#上为此也做了一些连接。从图7下部的连线表示母板0#内的连接可以清楚地看到母板0#发出的请求信号REQ连接至CPU模块1#的REQ0和REQ4，CPU模块2#～4#发出的请求信号REQ连接至CPU模块1#的REQ1～REQ3。应答信号GNT的情况类似，只是和请求信号REQ方向相反。CPU模块1#发出的应答信号GNT0/4到母板0#，发出的应答信号GNT1～3到CPU模块2#～4#。
PCI总线上的所有设备使用同一个时钟，且PCI规范明确规定时钟必须是点对点驱动，因此需要对时钟信号作路由。图8是方案一的CPU模块1#提供时钟的时钟路由示意图。CPU模块1#的时钟发生器产生6个时钟CLK0～CLK5。CLK0留给CPU模块1#自用，CLK1～CLK3通过CPU模块1#设置的3个临时信号TC0～TC2分别提供给CPU模块2#～4#使用，另外CLK4和CLK5提供给母板0#使用。CPU模块1#的时钟发生器所产生的CLK0，不仅要连接至CPU，还要连接至接插件。对于CPU模块2#～4#位的CPU可以选择不焊接时钟发生器，或者关闭时钟发生器的输出。图9是方案二的母板0#提供时钟的时钟路由示意图。母板0#的时钟发生器产生5个时钟CLK0～CLK4。CLK0留给母板0#自用，CPU模块1#～4#内的3个临时信号TC0～TC2用于路由，CLK1～CLK4是其需要的输入。
PCI总线还有中断机制。对于CPU模块来说，不但要响应外部设备的中断，还要具有中断其它CPU的能力。如果CPU本身没有提供专用的PCI中断信号而只能利用普通的CPU外部中断信号即只有接收中断的功能，就需要作特殊处理。PCI规范规定中断是集电极开路OC输出，本具体实施方式
采用三极管实现集电极开路OC输出，母板0#内对INT#接上拉电阻，用于表示CPU模块内部怎样对中断信号进行处理的电路图如图10所示，扣板接口上INT#按对称总线的方式上下相连。一个CPU模块1#要中断其它CPU模块时，先禁止自己的中断端口IRQ#，以免自己中断自己，然后在通用IO端口GPIO上给高电平，使端口INT#变低电平。这样CPU模块2#或3#或4#都会收到中断，它们都会来查询是哪个CPU模块启动的中断，然后决定是否中断自己以及是否采取行动。
PCI总线使用初始化设备选择信号IDSEL作为访问PCI设备配置空间的选择信号。一般的实现方法是使用总线的不同的高位地址作为不同设备的IDSEL输入。本具体实施方式
的IDSEL信号路由如图11所示，支持4个CPU模块，设置3个临时信号TI0～TI2路由到母板0#，以支持四个CPU模块1#～4#，由母板0#统一决定各模块应该连接至哪条地址线。
本具体实施方式
的复位信号路由如图12所示。PCI规范还规定使用PCI复位信号PCIRESET复位PCI设备的配置寄存器和状态机。因为PCI复位信号PCIRESET是输出信号，所以不能简单地连成总线。本具体实施方式
的PCI复位路由如图12所示，由位于母板0#上的复位电路输出复位信号RESET统一复位所有模块，其它模块1#～4#产生的PCI复位信号PCIRESET通过设置临时信号TRST对其进行路由。母板0#接收到相邻CPU模块1#发出的复位信号PCIRESET，就复位它的PCI设备。
通过在扣板接口上对以上非对称信号的特殊处理，本具体实施方式
可以实现一个完备的基于PCI总线的多CPU系统，而且各个CPU模块完全相同。对于各模块和母板0#间连接的其它信号，可以采用类似的方法处理。
具体实施方式
二另一种易于扩展的多CPU系统，由三个CPU模块和一个非CPU功能模块组成具体实施方式
二与具体实施方式
一的组成与路由基本相同，不同之处是模块3#是非CPU的PCI功能模块。图13是其PCI复位路由示意图，非CPU功能模块3#通过临时信号TRST接收由相邻CPU模块2#或者4#输出的复位信号PCIRESET。此外，直接将其输出的中断信号连接至PCI中断信号INT#，即可实现中断。
以上内容是结合优选实施方式对本发明所作的详细说明。本发明所属技术领域的普通技术人员在不脱离本发明构思的前提下所做出的简单推演或替换，都应视为属于本发明由所提交的权利要求书确定的专利保护范围。
权利要求
1.一种易于扩展的多CPU系统，包括母板和多个CPU模块，所述CPU模块是设有扣板接口，其特征在于所述多个CPU模块以上下逐层扣接方式形成层叠式结构，最下层的CPU模块扣接在母板上，并在总线规范下对层叠式扣板接口的信号进行路由；在总线之外设有一组用于识别各CPU模块的ID，以自动识别各自在系统中所处的位置；所述多个CPU模块之间的通信通过设置路由予以协调。
2.按照权利要求1所述的易于扩展的多CPU系统，其特征在于所述CPU模块是具有主设备Master功能，能够主动发起对其它设备的访问的模块。
3.按照权利要求1或2所述的易于扩展的多CPU系统，其特征在于所述多个CPU模块是完全相同的CPU模块，其制作工艺完全相同、PCB和元器件完全相同且互相之间可以等同替换。
4.按照权利要求3所述的易于扩展的多CPU系统，其特征在于所述多个CPU模块的顶层和底层分别设有扣板连接器。
5.按照权利要求4所述的易于扩展的多CPU系统，其特征在于所述多个CPU模块都设有用于检测系统分配给自己的ID的IO引脚。
6.按照权利要求5所述的易于扩展的多CPU系统，其特征在于所述扣板接口的对称信号，包括数据、地址信号是，直接将功能模块连接至顶层和底层连接器的同一引脚形成总线结构进行路由。
7.按照权利要求6所述的易于扩展的多CPU系统，其特征在于所述扣板接口的非对称信号，包括请求/应答信号、中断信号、时钟信号、复位信号、初始化设备选择信号是，通过设置路由信号来组织协调这些信号的正确连接进行路由。
8.按照权利要求7所述的易于扩展的多CPU系统，其特征在于所述路由信号包括用于设定仲裁信号路由的信号，该仲裁信号路由的设定使得各个完全相同的CPU模块可以协调各自之间仲裁信号的通信；所述路由信号还包括用于设定时钟信号、初始化设备选择信号、复位信号、PCI中断信号的路由的信号。
9.按照权利要求8所述的易于扩展的多CPU系统，其特征在于所述总线是PCI总线。
10.按照权利要求9所述的易于扩展的多CPU系统，其特征在于还包括设有与CPU模块完全相同的扣板接口的非CPU功能模块，其PCI复位信号由CPU模块提供。
11.按照权利要求10所述的易于扩展的多CPU系统，其特征在于所述非CPU功能模块，包括通信模块、图形处理模块和存储模块。
全文摘要
本发明公开了一种易于扩展的多CPU系统，包括母板和多个CPU模块，所述CPU模块都设有扣板接口，其特征在于多个CPU模块以上下逐层扣接方式形成层叠式结构，最下层的CPU模块扣接在母板上，并在总线规范下对层叠式扣板接口的信号进行路由；在总线之外设有一组用于识别各CPU模块的ID，以自动识别各自在系统中所处的位置；所述多个CPU模块之间的通信通过设置路由予以协调。具有配置灵活，扩展能力强，节省空间的优点。可以根据系统的需要灵活配置多个CPU模块，或者配置包括至少一个CPU模块和多个其它非CPU功能模块，能够解决性能和成本之间的矛盾，特别是层叠式结构比平铺式结构更节省空间，模块集成占用的空间很小，模块可扩展数目不会受到空间的严重限制。
文档编号G06F13/40GK101046792SQ200610034808
公开日2007年10月3日 申请日期2006年3月29日 优先权日2006年3月29日
发明者姚力, 陈巍 申请人:深圳迈瑞生物医疗电子股份有限公司