专利名称：在集成电路测试中控制输入/输出时钟的设备和方法
技术领域：
本发明是有关于微处理器的测试，特别是有关于一种适用于测试期间控制集成电路的输入/输出的装置与方法，其中待测电路是通过具有有限频率的系统总线的测试设备以低于最佳核心时钟的频率操作待测电路。
背景技术：
大部分的集成电路测试器(特别是用以测试微处理器的装置)是将待测电路插入用以仿真并监视装置的输入/输出信号的测试设备，以判断待测电路是否正常运作。以微处理器为例，测试器产生并且监视所有用以连接计算机系统中微处理器与其它元件的输入/输出信号。本领域技术人员皆了解现行微处理器可操作的核心频率为传统测试器所提供的总线时钟频率的好几倍。再者，本领域技术人员皆了解现行的测试器是受限于产生并监视连接至微处理器的信号的速度。例如，现行的系统总线(例如与x86兼容的微处理器中的前端总线)的操作速度为800百万兆赫(MHz)，而现行廉价的测试器仅能提供400MHz至系统总线。测试器主要是以最大频率测试集成电路或微处理器的核心电路而不是用来测试系统总线的输入/输出接口，系统总线的输入/输出接口可通过其它装置执行测试。
因此，当测试器产生50MHz的总线时钟信号至待测微处理器时，待测电路应当响应100MHz的总线时钟频率，因此微处理器的设计规范为于测试期间致能以最大时钟速度(全速)(full speed)操作其核心逻辑电路。在目前的系统中，达成上述方法的技术包括提供专门用于测试期间的时钟频率比值。为了说明，假设微处理器是设计用以接收具有最大时钟比值为32的100MHz的总线时钟信号，其中时钟比值32用以与总线时钟频率相乘。高阶的处理器是操作于3.2GHz。然而，由测试器所产生的50MHz的总线时钟信号，使用时钟比值为32可得到最大的核心时钟速度为1.6GHz。因此，用以增加此实施例中微处理器核心速度的方法为增加时钟比值至64，必须注意的是只有在测试期间才可致能64的时钟比值。因此，当测试器提供50MHz的总线时钟信号时，乘数64用以将内部核心时钟增加至3.2GHz。
传统用以于测试期间增加装置的核心时钟频率的方法在许多观点上是有问题的。首先，提供更快的核心时钟频率会导致设计者利用装置中被调整至接近理想状态的范围内的逻辑元件以及电路。当装置用以提供外部总线的时钟频率的整体倍数的内部核心时钟时，其使用锁相回路(phase-lock loop，PLL)电路来提供介于内部核心时钟的范围中的纯核心时钟。例如，将微处理器视为用以接收100MHz的总线时钟并且产生32倍的核心时钟。由于装置使用特别的锁相回路，因此可理想地操作于32倍的时钟。本领域技术人员皆了解，现今大部分的PLL电路皆允许时钟倍数增加超过这个值，如此一来可提供较高的核心时钟频率来响应较低的频率总线时钟信号。然而，由于所产生的核心时钟具有不好的成分(例如抖动量(jitter))，因此通过这样的方法使用PLL电路是不好的。当敏感的内部逻辑装置产生抖动量时，由于在既定PLL的倍数不理想区域中所产生的核心时钟降低，因此将会导致待测装置发生错误。
期望通过由测试器所提供受限的总线时钟频率而以理想核心时钟速度来测试与其耦接的集成电路(包括微处理器)。
发明内容
根据本发明实施例所述的集成电路包括输入/输出接口逻辑电路以及时钟电路。输入/输出接口逻辑电路用以接收具有第一频率的外部总线时钟信号，接收接合垫时钟信号并且根据接合垫时钟信号执行操作，以及设定用以检测测试模式，并且于测得测试模式时提供内部测试信号。时钟电路包括核心时钟电路、接合垫时钟电路、测试时钟电路以及选择电路。核心时钟电路用以根据总线时钟信号以及第一时钟比值产生具有第二频率的核心时钟信号。接合垫时钟电路用以根据总线时钟信号以及第二时钟比值产生具有第三频率的初步时钟信号。测试时钟电路用以根据第一频率、第二时钟比值以及第三时钟比值产生具有第四频率的测试时钟信号，第四频率用以于测试模式期间操作输入/输出接口逻辑电路。选择电路用以根据测试信号选择测试时钟信号与初步时钟信号之一者作为接合垫时钟信号。
当外部总线时钟信号的频率乘上第一时钟比值时产生核心时钟信号而致能以全速操作集成电路的核心电路。接合垫时钟电路产生初步时钟信号，初步时钟信号的频率适用于一般模式期间操作输入/输出接口逻辑电路。通过这样的方法，测试器可以全速测试集成电路的核心电路，并且避免超过测试器与集成电路之间的操作频率。
在本发明一实施例中，核心时钟电路包括除频器、相位比较器以及电压控制振荡器。除频器用以将核心时钟信号的第二频率除以第一时钟比值而产生除频时钟信号。相位比较器用以比较总线时钟信号与除频信号的相位以产生相位指示信号。电压控制振荡器具有用以接收相位指示信号的输入端以及用以提供核心时钟信号的输出端。接合垫时钟电路可以相同的方法实现，包括除频器、相位比较器以及电压控制振荡器。在此实施例中，除频器用以将初步时钟信号的第三频率除以第二时钟比值而产生除频时钟信号。相位比较器用以比较总线时钟信号与除频信号的相位以产生相位指示信号。电压控制振荡器具有用以接收相位指示信号的输入端以及用以提供初步时钟信号的输出端。
测试时钟电路可包括运算单元以及除频器。运算单元用以将第一时钟比值与第三时钟比值相乘再除以第二时钟比值而产生测试时钟比值。除频器用以将核心时钟信号的第二频率除以测试时钟比值而产生测试时钟信号。
在一实施例中的测试模式期间，输入/输出接口逻辑电路接收至少一外部时钟比信号，测试模式用以取得第一时钟比值以及第三时钟比值。在另一实施例中，第二时钟比值以及第三时钟比值是预先设定于集成电路中。
根据本发明实施例所述的测试系统包括待测装置以及测试器，且待测装置包括输入/输出接口逻辑电路以及时钟电路。时钟电路包括与上述相同的核心时钟电路、接合垫时钟电路、测试时钟电路以及选择电路。测试器提供总线时钟信号以及通过输入/输出接口逻辑电路指出测试模式至待测装置。
测试器可通过输入/输出接口逻辑电路提供时钟比信号至待测装置。待测装置从时钟比信号中取得第一时钟比信号以及第三时钟比信号。第二时钟比值以及第三时钟比值是预先设定于待测装置中。核心时钟电路以及接合垫时钟电路皆为锁相回路电路。测试器是可操作于大于或等于第四频率但小于第三频率的频率。测试器是以虚拟频率连接至输入/输出接口逻辑电路，虚拟频率是根据第一频率除以第三时钟比值而决定。测试时钟电路可包括除频器，用以根据第一、第二与第三时钟比值而将核心时钟信号的第二频率除以第四时钟比值。
根据本发明实施例所述的用以测试集成电路的方法是致能测试集成电路的核心电路，并且避免超过测试器与集成电路的操作频率。集成电路具有时钟输入端，用以接收具有第一频率的总线时钟信号，具有第二频率的内部核心电路，第二频率为第一频率的第一倍数，以及具有第三频率的输入/输出接口，第三频率为第一频率的第二倍数。测试方法包括以第一频率提供总线时钟信号至集成电路，并且提供第一倍数至集成电路以致能具有第二频率的内部核心电路的操作；通过输入/输出接口编程集成电路使其操作于测试模式；提供具有第四频率的测试时钟信号，第四频率是通过第三倍数而降低至第三频率；以及于测试模式时，提供集成电路中的输入/输出接口至测试时钟信号。
测试方法可包括决定第三倍数为第一频率与用以测试集成电路的虚拟总线时钟的频率的比。测试方法可包括提供第三倍数至集成电路，第三倍数为第一频率与用以测试集成电路的虚拟总线时钟频率的比；以及通过将第二频率除以第四倍数而决定第四频率，第四倍数是根据第一倍数与第三倍数的乘积再除以第二倍数而决定。测试方法可包括提供第三倍数至集成电路，第三倍数为第一频率与用以测试集成电路的虚拟总线时钟频率的比；以及通过将第一频率除以第四倍数而决定第四频率，第四倍数是根据第二倍数与第三倍数之比而决定。测试方法可包括通过输入/输出接口提供测试指示并且设定集成电路中的测试信号，用以响应测试指示。
图1是显示根据本发明实施例所示的测试系统的简化方块图。
图2是显示根据本发明实施例中图1所述的待测装置的简化方块图。
图3是显示根据本发明实施例中图2所述的适用于测试模式期间，根据虚拟总线时钟频率而操作的时钟电路的方块图。
100～测试系统101～测试器103～待测装置105～系统总线201～输入/输出接口逻辑电路 203～时钟电路205～核心逻辑电路301～运算电路303～核心时钟锁相回路325～多工器
305～接合垫时钟锁相回路307、309、323、315、317～频率乘法器311、319～相位比较器313、321～电压控制振荡器具体实施方式
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下实施例以下将介绍根据本发明所述的较佳实施例。必须说明的是，本发明提供了许多可应用的发明概念，所揭露的特定实施例仅是说明达成以及使用本发明的特定方式，不可用以限制本发明的范围。
本发明所提供较快的核心时钟频率是导致设计者使用装置中调整至接近理想条件范围的逻辑元件与电路。再者，即使现今的PLL电路允许将时钟比值增加至超过理想值，由于所产生的核心时钟具有不好的成分，因此使用这样的PLL电路是不好的。由于既定PLL的倍数非理想区域中所产生的核心时钟降低，因此核心时钟中频谱的杂质可能会使待测装置故障。因此发明人是开发一种适用于控制待测IC的输入/输出时钟的频率的装置与方法，此方法可以测试装置的有限频率总线时钟可提供的理想核心频率来测试待测装置，在接下来图1与图3中皆有更详细的说明。
图1是显示根据本发明实施例所述的测试系统100的简化方块图。测试系统100包括通过系统总线105耦接至待测装置(device under test，DUT)103的测试器101。待测装置103为插入测试器101的测试装置(未图标)的集成电路(integrated circuit，IC)，其中测试器101用以对待测电路执行测试。测试器101提供适当的电压，以提供全电源(例如VCC以及接地电压GND或是接地信号)至特定的待测装置103。待测装置103可以为任何类型的内部时钟IC，例如微处理器。测试器101是通过系统总线105而连接至待测装置103，系统总线105包括总线时钟信号BCLK以及多个输入/输出信号I/O。在许多集成电路测试器中，特别是用以测试微处理器的测试器，测试器101是通过仿真并监视待测装置103的输入/输出信号而判断待测装置103是否正常运作。以微处理器为例，测试器101产生并且监视所有的用以将微处理器连接至计算机系统中其它元件的输入/输出信号。微处理器的输入/输出信号通常包括地址总线、数据总线、输入/输出总线等，以及许多控制信号(例如重置信号RESET、地址信号以及数据选通信号(data strobe))、忙碌(busy)信号以及就绪(ready)信号等。
待测装置103的内部是操作于核心频率，核心频率为由测试器101所产生以及提供的外部总线信号BCLK的频率的好几倍。测试器101是受限于产生并监视连接至待测装置103的信号的速度。例如，现行的系统总线(例如与x86兼容的微处理器的前端总线)是操作于800MHz的速度，然而现行的低成本测试器包括图示中的测试器101)仅能提供系统总线400MHz的速度。与x86兼容的微处理器用以接收100MHz的系统时钟信号，例如对处理器总线提供四倍并发(quad-pumped)传输，其中处理器总线是将内部的BCLK信号的频率乘8倍，以有效地将操作频率提高至800MHz。然而，测试器101是操作于最大总线频率，例如400MHz。通过降低BCLK信号的频率(例如降低一半，例如50MHz)可致能测试。然而降低BCLK信号的频率也降低了待测装置103的核心电路的操作频率，因此无法以全速测试待测装置103。同样的，可于测试模式期间将待测装置103的时钟比值增加至大于其理想值，使其核心操作于最大时钟速度。然而，如上所述，这样通常会引起不好的成分而使待测装置103操作相对于内部电路而言的非理想电压电平而造成待测装置103故障。因此，即使测试器的频率受到限制，测试系统100仍以理想核心时钟速度测试待测电路。待测装置103的输入/输出接口的操作频率是降低为适合测试器101的电平。不论系统总线103的操作频率为何，以测试器101的最大可能频率来测试待测装置103的核心电路是不合理的。待测装置103的输入/输出接口可通过其它装置而测试。
测试器101用以初始待测装置103并且将待测装置103设置为测试模式。通过至少一种装置皆可致能测试模式，例如当至少一预选输入/输出信号(例如重置信号)被设定于非操作状态时，触发其它操作中的输入/输出信号。其它致能测试模式的方法为众所皆知的，例如通过测试总线(例如JTAG、I2C等)与待测装置103沟通以及/或其它本领域技术人员所知道的方法。在测试总线的设定中，图标中的系统总线105可包括测试总线信号。测试器101产生适合特定待测装置103的频率(例如100MHz)，并提供BCLK信号至待测装置103，且测试器101通过系统总线105或是其它装置提供至少一时钟比信号至待测装置103，并于待测装置103中得到内部时钟比值，之后会有更详细的说明。在一实施例中是于测试模式设定期间或是于待测装置103设定为测试模式后，通过系统总线105(例如通过微处理器的至少一地址信号或数据信号)提供时钟比信号。在另一实施例中，时钟比值的至少一者为预定的并且接线至待测电路103或是通过其它机制而提供的，例如跨接(strapping)。以跨接为例，待测装置103的某些接脚是被设定为适当的值，以定义时钟比值。值得注意的是，尽管在上述实施例中时钟除数用于锁相回率电路以使频率相乘，时钟乘法器是表示乘上频率信号。在此，上述两者系统称为“时钟比”。
一旦将待测装置103设置于测试模式，测试器101便会执行本领域技术人员皆知道的不同的测试设定以及程序，以适当的测试待测装置103的操作。如下所述，预定的或是由测试器101所提供的不同的时钟比值是使待测装置103的核心电路操作于全时钟速度，并且设定其内部输入/输出逻辑电路使其系统总线105操作于适用于测试器的降低的频率。在测试模式中，测试器101是根据虚拟BCLK频率电平而操作，与提供至待测装置103的实际BCLK频率相比，虚拟BCLK频率电平是降低了。虚拟BCLK的频率是兼容于系统总线105的降低的最大操作频率。在测试期间，输入/输出信号(例如重置信号RESET)用以将虚拟BCLK与特定的BCLK周期同步。在一实施例中，解除重置信号代表对应于虚拟BCLK的上升缘的相关BCLK。因此，测试器101将BCLK周期与虚拟BCLK周期之间的关系设定为可于测试器101的操作频率内适当的执行测试操作。
图2是显示根据本发明实施例所述的待测装置103的简化方块图。待测装置103包括输入/输出接口逻辑电路201，用以与外部的系统总线105连接并且用以根据特定类型的IC操作系统总线105。输入/输出接口逻辑电路201包括IC的实体外观(例如输入/输出接脚)、驱动器以及缓冲器等。输入/输出接口逻辑电路201还包括用以根据特定标准或是系统总线105协议而操作系统总线105的电路。例如，微处理器包括耦接至微处理器的输入/输出接脚的内部总线接口逻辑电路，其中处理器是与系统总线105连接并且设定为根据预定标准以及设定而执行系统总线105的周期，并且与BCLK信号同步。输入/输出接口逻辑电路201接收BCLK信号并且将BCLK信号发送至内部时钟电路203。时钟电路203产生适合内部核心逻辑电路205的核心时钟信号CORECLK。时钟电路203亦产生与BCLK信号(或是CORECLK信号)具有同步频率的适用于操作输入/输出接口逻辑电路201的接合垫时钟信号PADCLK。核心逻辑电路205是耦接至输入输出接口逻辑电路201以执行不同的功能，包括控制经由系统总线105所传送的信息。与x86兼容的微处理器具有内部核心电路，操作于BCLK信号的频率的最大第一时钟比值(例如32)，以及内部总线逻辑电路，操作于BCLK信号的频率的最大第二时钟比值(例如8)，其中第一时钟比值通常大于第二时钟比值。在特定的与x86兼容的微处理器中，于一般操作期间用以产生PADCLK信号的频率的第二时钟比值为8，本领域技术人员皆了解这个比值是适用于致能系统总线105上的四倍并发传输。
如上所述，测试器101是通过系统总线105将待测装置103编程或设定为测试模式。当提供测试指示或是测试条件时，输入输出接口逻辑电路201检测测试条件并且将内部测试信号TEST设定为时钟电路203。同样地，测试器101提供至少一时钟比信号，上述时钟信号是由输入输出接口逻辑电路201所接收并且作为至少一时钟比信号CR而传递至时钟电路203。当设定测试信号时，时钟电路203是设定CORECLK信号至其最大允许频率，使其以全时钟速度来测试核心电路205。时钟电路203降低PADCLK信号的频率，因此输入/输出接口逻辑电路201是以适用于测试器101的降低频率电平于系统总线105上执行。
图3是显示根据本发明实施例所述的用以于测试模式期间根据虚拟总线时钟的频率而操作的时钟电路203的方块图。时钟电路203包括运算电路(COMP)301，用以从输入/输出接口逻辑电路201接收CR信号并且提供第一时钟比值N、第二时钟比值M以及第三时钟比值P。时钟电路203还包括核心时钟PLL 303，用以接收BCLK信号以及时钟比值N，以及接合垫时钟电路305，用以接收BCLK信号。内部比值A是提供至频率乘法单元(F/M)307的输入端，频率乘法单元307是于其它输入端接收BCLK信号。频率乘法单元307将BCLK的频率除以A，并且提供第一信号W至相位比较器311的输入端。CORECLK信号是提供至另一频率乘法单元309的输入端，且频率乘法单元309是于其它输入端接收时钟比值N。频率乘法单元309将CORECLK的频率除以N，并且产生第二信号X至相位比较器311的其它输入端。相位比较器311具有用以驱动电压控制振荡器(voltage controlled oscillator，VCO)313的输入端的相位指示输出(phase indication output)，电压控制振荡器313的输出端提供CORECLK信号。在操作中，频率乘法单元307将BCLK的频率除以A(例如A＝1)，以提供第一信号W，其中第一信号W的频率是适用于许多BCLK。频率乘法单元309将CORECLK的频率除以N，以产生第二信号X，其中第二信号X的频率为BCLK的频率的A/N倍。在此方法中，核心时钟PLL 303中用以将CORECLK的频率除频的N值实际上是将BCLK的频率乘上N，以产生CORECLK信号的频率。
根据本发明实施例所述在正常操作模式中，待测装置103用以理想地操作于N为32、BCLK频率为100MHz以及时钟比值A为1。因此，在总线时钟为100MHz以及N为16(以及A＝1)的情况下，核心时钟PLL 303产生与BCLK信号同相位的具有频率为1.6GHz的CORECLK信号。当N值增加至32时，CORECLK信号的频率为3.2GHz。
对接合垫时钟PLL 305来说，内部时钟比值B是提供至另一频率乘法单元315的输入端，且频率乘法单元315是于其它输入端接收BCLK信号。频率乘法单元315是将BCLK的频率除以B，并且提供第三信号Y至相位比较器319的输入端。初步接合垫时钟信号PCLK是提供至另一频率乘法单元317的输入端，且频率乘法单元317是于其它输入端接收另一内部时钟比值C。频率乘法单元317是将PCLK的频率除以C，并且提供第四信号Z至相位比较器319的其它输入端。相位比较器319具有用以驱动电压控制振荡器313的输入端的相位指示输出，且电压控制振荡器313的输出端提供PCKL信号。
在一实施例中，BCLK为100MHz、B等于1且C等于8，因此接合垫时钟PLL 305产生频率为800MHz且与BCLK信号具有相同相位的PCLK信号。在一般操作期间(例如，非测试模式时)，PCLK信号是提供至输入/输出接口逻辑电路201，以导通系统总线105的周期。然而，对测试模式来说，通过系统总线105所提供至测试器101的信号的频率或是由测试器101所提供的信号的频率不可以超过测试器101所限制的范围。本领域技术人员皆了解现行系统总线(例如与x-86兼容的系统总线)约操作于四倍BCLK的速度。且现今大部分的测试器(如上所述)是提供约为200MHz的系统总线接口。为了操作于这样的速度，必须产生具有八倍BCLK的频率的PCLK。对这几个实施例来说，作为时钟比值的C值(8)是提供至接合垫时钟PLL 305中的频率乘法单元317，以产生与BCLK具有相同相位的PCLK。
在时钟电路203中的另一个频率乘法单元323是于输入端接收CORECLK信号，并且于其它输入端接收时钟比值P。频率乘法单元323将CORECLK的频率除P而产生测试时钟信号TCLK。TCLK是提供至多工器(MUX)325的逻辑一(1)输入端，且PCLK信号是提供至多工器325的逻辑零(0)输入端。多工器325的选择输入端接收测试信号TEST，以选择TCLK以及PCLK信号之一者作为PADCLK信号。于测试期间，测试信号TEST被设定为高电压电平时，选择TCLK信号作为PADCLK信号；否则于一般操作期间，当测试信号TEST被设定为低电压电平时，选择PCLK信号作为PADCLK信号。PADCLK信号是提供至输入/输出接口逻辑电路201，用以驱动系统总线105上的信号。因此，频率乘法单元323是作为测试时钟电路，用以产生适用于测试模式的测试时钟。
如上所述，当时钟比值C＝8时，PCLK信号的频率为BCLK信号的频率的八倍。当BCLK信号的频率为100MHz时，PCLK信号的频率为800MHz，大于测试器101的最大操作频率。P值足以将CORECLK信号的频率除频为适用于测试模式期间，用以操作具有测试器101的系统总线105的PADCLK信号。根据本发明一实施例，P值是根据时钟比值M、N与C的值而决定，例如根据P＝(N/C)*M的公式而决定。由于P作为除数，用以将CORECLK信号除N(为BCLK的频率)再乘上C/M。时钟比值M的值是与BCLK的频率比虚拟BCLK的频率有关，虚拟BCLK的频率是使用于测试器101的测试模式期间。如上所述，M是由设计或是其它机制(例如跨接等)所定义。在一实施例中，M是设定为2且C＝8。因此，在M＝2且C＝8的实施例中，由测试器101所提供的每两个BCLK周期中的一个周期为虚拟BCLK。如上所述，在测试期间，输入/输出信号例如重置信号RESET)用以根据M值将虚拟BCLK与特定BCLK周期同步，如此一来测试器101可设定BCLK周期与虚拟BCLK周期之间的关系。当BCLK信号的频率为100MHz、M＝2且C＝8时，TCLK的频率为400MHz，适用于说明实施例中的测试器101。
在另一实施例中，BCLK信号可代替CORECLK而提供至频率乘法单元323，此时，时钟比值P的值为P＝C/M。在任一实施例中，比值M用以设定适用于测试器101的BCLK的频率与虚拟BCLK的频率之间的关系。
当测试装置103耦接至测试器101时，使用测试信号TEST以及相关元件的目的为提供测试模式，用以致能待测装置103中的核心逻辑电路205使其可以全速操作，并且维持系统总线105操作于测试器101所限制的频率范围内。在一实施例中，是将测试器101编程为产生BCLK信号并且提供时钟比值，用以产生CORECLK并且操作内部硬件(1)硬件是在对应核心时钟PLL 303的时钟比值的理想范围内，(2)硬件是允许以频率范围的上限来测试内部核心逻辑电路205。因此，当设定测试信号TEST时，BCLK是提供至待测装置103，以产生CORECLK来以全速仿真核心电路205，并且以测试器101可处理的速度提供信号至系统总线105。
例如，使用上述所提供的数字，当BCLK为100MHz且时钟比值N＝32时，核心时钟PLL 303产生3.2GHz的CORECLK信号。且接合垫时钟PLL 305产生大于测试器101可处理范围的800MHz的PCLK信号。将BCLK缩减为50MHz将使PCLK为400MHz，在测试器101可处理范围内，但是会产生1.6GHz的CORECLK。当核心逻辑电路205设定操作于3.2GHz时，操作于1.6GHz的测试模式可能不够快而无法确保以全时钟速度的适当的结果。然而，提供具有时钟比值为N＝64、N＝2的100MHz的BCLK信号并且设定测试信号TEST将适合CORECLK 3.2GHz、50MHz的虚拟BCLK以及400MHz的TCLK。因此，PADCLK只有BCLK的频率(例如400MHz)的四倍，且PADCLK为虚拟BCLK的频率的八倍。
由于驱动PLL所造成的核心时钟抖动量或是其它错误使得核心时钟超过其理想操作范围，因此本发明所揭露的机制的优点为可以以全速来测试集成电路的内部逻辑电路而不会发生错误。再者，本发明是提供上述优点，且本发明亦提供适用于与测试器连接的系统总线，其中测试器是操作于能力范围内。
本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。
本申请要求下列的优先权于2005年9月13日提交的美国临时申请案第60/716617号；以及于2006年4月24日提交的美国正式申请案11/379958号。
权利要求
1.一种集成电路，包括输入/输出接口逻辑电路，用以接收具有第一频率的外部总线时钟信号，接收接合垫时钟信号并且根据该接合垫时钟信号执行操作，以及设定用以检测测试模式，并且于测得该测试模式时提供内部测试信号；以及时钟电路，耦接至该输入/输出接口逻辑电路，包括核心时钟电路，用以根据该总线时钟信号以及第一时钟比值产生具有第二频率的核心时钟信号；接合垫时钟电路，用以根据该总线时钟信号以及第二时钟比值产生具有第三频率的初步时钟信号；测试时钟电路，用以根据该第一频率、第二时钟比值以及第三时钟比值产生具有第四频率的测试时钟信号，该第四频率用以于该测试模式期间操作该输入/输出接口逻辑电路；以及选择电路，用以根据该测试信号选择该测试时钟信号与该初步时钟信号之一者作为该接合垫时钟信号。
2.根据权利要求1所述的集成电路，其中该第二频率为该集成电路的核心电路的全速操作频率。
3.根据权利要求1所述的集成电路，其中该核心时钟电路，包括除频器，用以将该核心时钟信号的该第二频率除以该第一时钟比值而产生除频时钟信号；相位比较器，用以比较该总线时钟信号与该除频信号的相位以产生相位指示信号；以及电压控制振荡器，具有用以接收该相位指示信号的输入端以及用以提供该核心时钟信号的输出端。
4.根据权利要求1所述的集成电路，其中该接合垫时钟电路，包括除频器，用以将该初步时钟信号的该第三频率除以该第二时钟比值而产生除频时钟信号；相位比较器，用以比较该总线时钟信号与该除频时钟信号的相位以产生相位指示信号；以及电压控制振荡器，具有用以接收该相位指示信号的输入端以及用以提供该初步时钟信号的输出端。
5.根据权利要求1所述的集成电路，其中该测试时钟电路，包括运算单元，用以将该第一时钟比值与该第三时钟比值相乘再除以该第二时钟比值而产生测试时钟比值；以及除频器，用以将该核心时钟信号的该第二频率除以该测试时钟比值而产生该测试时钟信号。
6.根据权利要求1所述的集成电路，其中于该测试模式期间，该输入/输出接口逻辑电路接收至少一外部时钟比信号，该测试模式用以取得该第一时钟比值以及该第三时钟比值。
7.根据权利要求6所述的集成电路，还包括测试器，通过该输入/输出接口逻辑电路提供该外部总线时钟信号、该外部时钟比信号给该时钟电路，以及指出该测试模式。
8.根据权利要求1或7所述的集成电路，其中该第二时钟比值以及该第三时钟比值是预先设定于该集成电路中。
9.根据权利要求7所述的集成电路，其中该核心时钟电路以及该接合垫时钟电路皆为锁相回路电路。
10.根据权利要求7所述的集成电路，其中该测试器设置为如下两者之操作于一频率，该频率大于或等于该第四频率但小于该第三频率；以虚拟频率连接至该输入/输出接口逻辑电路，该虚拟频率是根据该第一频率除以该第三时钟比值而决定。
11.一种测试方法，用以测试集成电路，该集成电路具有时钟输入端，用以接收具有第一频率的总线时钟信号，具有第二频率的内部核心电路，该第二频率为该第一频率的第一倍数，以及具有第三频率的输入/输出接口，该第三频率为该第一频率的第二倍数，包括以该第一频率提供该总线时钟信号至该集成电路，并且提供该第一倍数至该集成电路以致能具有该第二频率的该内部核心电路的操作；通过该输入/输出接口编程该集成电路使其操作于测试模式；提供具有第四频率的测试时钟信号，该第四频率是通过第三倍数而降低至至该第三频率；以及于该测试模式时，提供该集成电路中的该输入/输出接口至该测试时钟信号。
12.根据权利要求11所述的测试方法，还包括决定该第三倍数为该第一频率与用以测试该集成电路的虚拟总线时钟的频率的比。
13.根据权利要求11所述的测试方法，还包括提供该第三倍数至该集成电路，该第三倍数为该第一频率与用以测试该集成电路的虚拟总线时钟频率的比；以及通过将该第二频率除以第四倍数而决定该第四频率，该第四倍数是根据该第一倍数与第三倍数的乘积再除以该第二倍数而决定。
14.根据权利要求11所述的测试方法，还包括提供该第三倍数至该集成电路，该第三倍数为该第一频率与用以测试该集成电路的虚拟总线时钟频率的比；以及通过将该第一频率除以第四倍数而决定该第四频率，该第四倍数是根据该第二倍数与该第三倍数之比而决定。
15.根据权利要求11所述的测试方法，其中编程该集成电路使其操作于测试模式包括通过该输入/输出接口提供测试指示并且设定该集成电路中的测试信号，用以响应该测试指示。
全文摘要
一种测试系统包括待测装置以及测试器。待测装置包括输入/输出接口逻辑电路以及时钟电路。时钟电路包括核心时钟电路、接合垫时钟电路、测试时钟电路以及选择时钟电路。核心时钟电路于测试模式期间产生核心时钟信号，用以致能集成电路的核心电路以全速操作。接合垫时钟电路产生适用于一般操作的初步时钟信号，且测试时钟电路于测试模式期间产生用以操作输入/输出接口逻辑电路的测试时钟信号。选择电路根据测试信号选择测试时钟信号与初步时钟信号之一者作为接合垫时钟信号。测试器产生总线时钟信号并且通过输入/输出接口逻辑电路指示测试模式至待测装置。
文档编号G06F1/04GK1920789SQ20061015185
公开日2007年2月28日 申请日期2006年9月13日 优先权日2005年9月13日
发明者达赖厄斯·D·加斯金斯 申请人:威盛电子股份有限公司