时钟倍频器和使时钟倍频的方法

专利名称：时钟倍频器和使时钟倍频的方法
时钟倍频器和使时钟倍频的方法技术领域本公开涉及时钟的倍频，更具体地，涉及当倍频比率增加时无需累积输 入时钟和输出时钟之间的频率/相位差的时钟倍频器和对时钟倍频的方法。
背景技术：
路中所使用的内部时钟。也就是说，尽管集成电路接收具有较低频率的输入 时钟，但是时钟倍频器使得集成电路能够以较高频率运行。时钟倍频器通常包括锁相环(PLL)和延迟锁定环(DLL)。 图1是说明使用锁相环的传统时钟倍频器的框图。参考图1,使用锁相环的时钟倍频器100可以包括相位/频率检测器110、 泵(pump) 120、环路滤波器130、压控振荡器140以及分频器150。时钟倍频器100通过控制提供给压控振荡器140的控制电压VCON来生 成输出时钟FOUT。输出时钟FOUT具有通过将输入时钟FIN的频率乘以N 而生成的频率。为了控制该控制电压VCON，时钟倍频器100可以包括相位/ 频率检测器IOO、泵120、环路滤波器130以及分频器150。相位/频率检测器110接收两个时钟，并检测这两个接收时钟之间的频率 /相位差。当存在频率/相位差时，相位/频率检测器IIO通过生成例如UP的第 一控制信号或例如DN的第二控制信号来调整控制电压VCON。例如，相位/频率才企测器110可以接收输入时钟FIN和与通过将输出时钟 FOUT的频率除以N而生成的时钟对应的分频时钟FOUT/N,并且可以一企测 输入时钟FIN和分频时钟FOUT/N之间的频率/相位差。当分频时钟FOUT/N 的频率低于输入时钟FIN的频率时，相位/频率4全测器110可以生成例如UP 的第一控制信号。当分频时钟FOUT/N的频率高于输入时钟FIN的频率时， 相位/频率检测器110可以生成例如DN的第二控制信号。泵120生成电流，用于基于第一控制信号和第二控制信号来增加或减少 环路滤波器130的电荷量。例如，当接收到第一控制信号时，泵120可以增
加环路滤波器130的电荷量。当接收到第二控制信号时，泵120可以减少环 路滤波器130的电荷量。环路滤波器130基于泵120所调整的电荷量来生成控制电压VCON。例 如，当泵120增加环路滤波器130的电荷量时，环路滤波器130可以增加控 制电压VCON。当泵120减少环路滤波器130的电荷量时，环路滤波器130 可以降低控制电压VCON。压控振荡器140基于控制电压VCON调整输出时钟FOUT的频率。例如， 从压控振荡器140输出的输出时钟FOUT的频率可以与通过将输入时钟FIN 的频率乘以N而生成的频率对应。分频器150将输出时钟FOUT的频率除以N,并且向相位/频率检测器110 提供分频时钟FOUT/N。如上所述，时钟倍频器100可以通过使用锁相环将输入时钟FIN的频率 乘以N而生成具有期望频率的输出时钟FOUT。然而，使用锁相环的时钟倍频器100需要特定时间来调整输入时钟FIN 和分频时钟FOUT/N之间的频率/相位差。此外，当输出时钟FOUT的频率不钟倍频器100的误差，直到参考下一输入时钟FIN来校正该误差为止。 图2是说明使用延迟锁定环的传统时钟倍频器的框图。 参考图2,使用延迟锁定环的时钟倍频器200可以包括相位/频率检测器 210、泵220、环路滤波器230、压控延迟线240以及边缘组合器250。相位/频率4企测器210接收两个时钟，并^r测这两个接收时钟之间的频率 /相位差。当存在频率/相位差时，相位/频率检测器210通过生成例如UP的第 一控制信号或例如DN的第二控制信号来调整控制电压VCON。例如，相位/频率检测器210可以接收输入时钟FIN和与通过将输入时钟 FIN延迟N次而生成的时钟对应的延迟时钟DIN，并且可以4企测输入时钟FIN 和延迟时钟DIN之间的频率/相位差。当延迟时钟DIN的频率低于输入时钟 FIN的频率时，相位/频率检测器210可以生成例如UP的第一控制信号。当 延迟时钟DIN的频率高于输入时钟FIN的频率时，相位/频率检测器210可以 生成例如DN的第二控制信号。泵220生成电流，用于基于第一控制信号和第二控制信号来增加或减少 环路滤波器230的电荷量。例如，当接收到第一控制信号时，泵220可以增
加环路滤波器230的电荷量。当接收到第二控制信号时，泵220可以减少环 路滤波器230的电荷量。环路滤波器230基于泵220所调整的电荷量生成控制电压VCON。例如， 当泵220增加环路滤波器230的电荷量时，环路滤波器230可以增加控制电 压VCON。当泵220减少环路滤波器230的电荷量时，环路滤波器230可以 降低控制电压VCON。压控延迟线240通过基于控制电压VCON调整输入时钟FIN的延迟来生 成N延迟的时钟。例如，当控制电压VCON增加时，压控延迟线240可以减 少输入时钟FIN的延迟并且可生成N延迟的时钟。当控制电压VCON降低时， 压控延迟线240可以增加输入时钟FIN的延迟并且可生成N延迟的时钟。边缘组合器250接收从压控延迟线240输出的N延迟时钟，并且基于该 N延迟的时钟生成具有通过将输入时钟FIN的频率乘以N而获得的频率的输 出时钟FOUT。如上所述，时钟倍频器200可以通过使用延迟锁定环将输入时钟FIN的 频率乘以N而生成具有期望频率的输出时钟FOUT。然而，使用延迟锁定环的时钟倍频器200具有以下问题延迟时钟之间 的频率/相位差依据倍频比率的增加而增加。也就是说，使用延迟锁定环的时 钟倍频器200可能会累积延迟时钟之间的频率/相位差的误差。因而，尽管增加倍频比率，但是仍然需要不累积输入时钟和输出时钟之 间的相位/频率差的时钟倍频器。发明内容点所导致的 一个或多个问题。本发明的示范性实施例提供了一种时钟倍频器，当倍频比率增加时，所 述时钟倍频器不累积输入时钟和输出时钟之间的频率/相位差。本发明的示范性实施例提供了 一种包括时钟倍频器的集成电路，当倍频 比率增加时，所述时钟倍频器不累积输入时钟和输出时钟之间的频率/相位 差。本发明的示范性实施例提供了 一种倍频时钟的方法，当倍频比率增加时， 所述方法不累积输入时钟和输出时钟之间的频率/相位差。
在本发明的示范性实施例中，用于将输入时钟乘以N的时钟倍频器包括相位/频率检测器、时钟选择器以及压控延迟线(VCDL)。所述相位/频率检 测器根据输入时钟和用于表示通过将输入时钟延迟N次而生成的信号的计数 信号之间的频率/相位差生成第一控制信号和第二控制信号。所述时钟选择器 基于所述输入时钟和计数信号选择输入时钟和反馈时钟中的一个。VCDL根 据基于所述第一控制信号和所述第二控制信号生成的控制电压调整所选信号 的延迟时间，并且基于所调整的信号输出反馈时钟。所述相位/频率检测器可以将输入时钟延迟预定时间，并且可以基于延迟 输入时钟和计数信号之间的频率/相位差而生成所述第一控制信号和第二控 制信号。当所述延迟输入时钟的频率/相位超前所述计数信号的频率/相位时，所述 相位/频率检测器生成所述第一控制信号，以及当所述延迟输入时钟的频率/ 相位滞后所述计数信号的频率/相位时，所述相位/频率检测器生成所述第二控 制信号。所述相位/频率检测器可以在接收到所述延迟输入时钟时生成所述第一 控制信号，可以在接收到所述计数信号时生成所述第二控制信号，并且可以 在同时生成了所述第一控制信号和所述第二控制信号或所述输入时钟的频率 /相位滞后所述计数信号的频率/相位时重置所述第一控制信号和所述第二控 制信号。当所述输入时钟的频率/相位滞后所述计数信号的频率/相位时，所述相位 /频率检测器可以在计数信号的转变期间重置所述第一控制信号和所述第二 控制信号。所述相位/频率检测器可以包括输入时钟延迟单元、相位/频率检测单元以 及重置单元。所述输入时钟延迟单元可以将输入时钟延迟预定时间。所述相位/频率;f企测单元可以当接收到延迟输入时钟时生成所述第一控制信号，以及 可以当接收到计数信号时生成所述第二控制信号。所述重置单元可以当同时 生成了所述第一控制信号和所述第二控制信号或输入时钟的频率/相位滞后 计数信号的频率/相位时重置所述第一控制信号和所述第二控制信号。当输入时钟的频率/相位滞后计数信号的频率/相位时，所述重置单元可以 在计数信号的转变期间重置所述第一控制信号和所述第二控制信号。当生成计数信号并且所述时钟选择器没有接收延迟输入时钟时，所述时 钟选择器可以选择延迟输入时钟。否则，所述时钟选择器可以选择从VCDL 输出的反馈时钟的反相信号。所述时钟选择器可以包括模式确定单元和时钟选择单元。所述模式确定 单元可以接收计数信号和延迟输入时钟的反相信号。所述时钟选择单元可以 基于模式确定单元的输出信号而选择延迟输入时钟和反馈时钟的反相信号中 的一个。当所述模式确定单元的输出信号与第一逻辑电平对应时，所述时钟选择 单元可以选择延迟输入时钟，而当所述模式确定单元的输出信号与第二逻辑 电平对应时，其可以选择反馈时钟的反相信号。所述时钟倍频器还可以包括环路滤波器和泵。所述环路滤波器可以生成 控制电压。所述泵可以基于所述第一控制信号和所述第二控制信号来调整环 路滤波器的电荷量。所述时钟倍频器还可以包括计数器，所述计数器可以基于反馈时钟的反 相信号生成计数信号。所述计数器可以在第N次接收到反馈时钟的反相信号时输出计数信号。 根据本发明的示范性实施例，集成电路包括时钟倍频器，该时钟倍频器 从外部源接收输入时钟，并将该输入时钟乘以N。所述时钟倍频器包括相位/ 频率检测器、时钟选择器以及压控延迟线(VCDL)。所述相位/频率检测器根 据输入时钟和用于表示将输入时钟延迟N次而生成的信号的计数信号之间的 频率/相位差来生成第一控制信号和第二控制信号。所述时钟选择器基于所述 输入时钟和计数信号选择输入时钟和反馈时钟中的一个。所述VCDL根据基 于所述第一控制信号和所述第二控制信号生成的控制电压调整所选信号的延 迟时间，并且基于所调整的信号输出反馈时钟。所述相位/频率检测器可以将输入时钟延迟预定时间，并且可以基于延迟 输入时钟和所述计数信号之间的频率/相位差生成所述第一控制信号和第二 控制信号。所述相位/频率检测器可以在所述延迟输入时钟的频率/相位超前计数信 号的频率/相位时生成所述第一控制信号，并且可以在延迟输入时钟的频率/ 相位滞后计数信号的频率/相位时生成所述第二控制信号。所述相位/频率检测器可以在接收到所述延迟输入时钟时生成所述第一 控制信号，可以在接收到所述计数信号时生成所述第二控制信号，并且可以 在同时生成了所述第一控制信号和所述第二控制信号或所述输入时钟的频率 /相位滞后所述计数信号的频率/相位时重置所述第一控制信号和所述第二控 制信号。当所述输入时钟的频率/相位滞后所述计数信号的频率/相位时，所述相位 /频率检测器可以在计数信号的转变期间重置所述第一控制信号和所述第二 控制信号。所述相位/频率^f企测器可以包括输入时钟延迟单元、相位/频率检测单元以 及重置单元。所述输入时钟延迟单元可以将输入时钟延迟预定时间。所述相 位/频率检测单元可以当接收到延迟输入时钟时生成所述第一控制信号，并且 可以当接收到计数信号时生成所述第二控制信号。所述重置单元可以当同时 生成了所述第一控制信号和所述第二控制信号或输入时钟的频率/相位滞后 计数信号的频率/相位时重置所述第一控制信号和所述第二控制信号。当输入时钟的频率/相位滞后计数信号的频率/相位时，所述重置单元可以 在计数信号的转变期间重置所述第一控制信号和所述第二控制信号。当生成计数信号并且所述时钟选择器没有接收延迟输入时钟时，所述时钟选择器可以选择延迟输入时钟。否则，所述时钟选择器可以选择从VCDL 输出的反馈时钟的反相信号。所述时钟选择器可以包括模式确定单元和时钟选择单元。所述模式确定 单元可以接收所述计数信号和所述延迟输入时钟的反相信号。所述时钟选择 单元可以基于模式确定单元的输出信号而选择所述延迟输入时钟和所述反馈 时钟的反相信号中的一个。 -当所述模式确定单元的输出信号与第一逻辑电平对应时，所述时钟选择 单元可以选择延迟输入时钟，而当所述模式确定单元的输出信号与第二逻辑 电平对应时，所述时钟选择单元可以选择反馈时钟的反相信号。所述集成电路还可以包括环路滤波器和泵。所述环路滤波器可以生成控 制电压。所述泵可以基于所述第一控制信号和所述第二控制信号调整环路滤 波器的电荷量。所述集成电路还可以包括计数器，所述计数器可以基于反馈时钟的反相 信号生成计数信号。所述计数器可以在第N次接收到反馈时钟的反相信号时输出计数信号。
钟和用于表示通过将输入时钟延迟N次而生成的信号的计数信号之间的频率 /相位差生成第一控制信号和第二控制信号。基于所述输入时钟和计数信号选 择所述输入时钟和反馈时钟中的一个。根据基于所述第一控制信号和所述第 二控制信号生成的控制电压来调整所选信号的延迟时间。基于所调整的信号 输出所述反馈时钟。通过将输入时钟延迟预定时间并通过基于所述延迟输入时钟和计数信号 生成所述第一控制信号和第二控制信号，可以生成所述第一控制信号和第二 控制信号。在示范性实施例中，可以基于所述延迟输入时钟和计数信号之间的频率/相位差生成所述第一控制信号和所述第二控制信号当所述延迟输入时钟的 频率/相位超前计数信号的频率/相位时生成第一控制信号，而当所述延迟输入 时钟的频率/相位滞后计数信号的频率/相位时生成第二控制信号。在示范性实施例中，可以基于所述延迟输入时钟和计数信号之间的频率/ 相位差生成所述第一控制信号和所述第二控制信号当接收到所述延迟输入 时钟时生成第一控制信号、当接收到所述计数信号时生成所述第二控制信号； 以及当同时生成了所述第一控制信号和所述第二控制信号或所述输入时钟的 频率/相位滞后计数信号的频率/相位时重置所述第一控制信号和所述第二控 制信号。当输入时钟的频率/相位滞后计数信号的频率/相位时，可以在所述计数信 号的转变期间重置所述第一控制信号和所述第二控制信号。可以通过下述来选择所述输入时钟和反馈时钟之间的一个信号当生成迟输入时钟，否则，选择从VCDL输出的反馈时钟的反相信号。因而，即使当倍频比率增加时，所述时钟倍频器也不累积输入时钟和输 出时钟之间的频率/相位差。而且，当输出时钟超前输入时钟时，所述时钟倍 频器可以消除累积的抖动(jitter)。


通过下面结合附图进行的描述可以更具体理解本发明的示范性实施例。图1是说明使用锁相环的传统时钟倍频器的框图。图2是说明使用延迟锁定环的传统时钟倍频器的框图。
图3是说明根据本发明的示范性实施例的时钟倍频器的框图。图4是说明图3所示的时钟倍频器中使用的相位/频率检测器的示例的框图。图5是说明图3所示的时钟倍频器中使用的时钟选择器的示例的框图。 图6是说明图5中所示的时钟选择器的操作的时序图。 图7是说明关于图6所示的时钟选择器的操作的相位/频率检测器的操作 的时序图。图8是说明在图4所示的相位/频率检测器中使用的重置单元中生成重置 控制信号的过程的时序图。图9是说明当延迟输入时钟等于从第一节点输出的时钟时根据本发明的 示范性实施例的时钟倍频器的操作的时序图。图10是说明当延迟输入时钟滞后从第一节点输出的时钟时根据本发明 的示范性实施例的时钟倍频器的梯:作的时序图。图11是说明当延迟输入时钟超前从第一节点输出的时钟时根据本发明 的示范性实施例的时钟倍频器的操作的时序图。图12A至图12D是说明根据本发明的示范性实施例的时钟倍频器的仿真 结果的图。
具体实施方式
现在将参考示出本发明的示范性实施例的附图更全面地描述本发明的示 范性实施例。然而，本发明可以-f皮具体化为许多不同的形式，并不应被认为 是限于这里所阐述的示范性实施例。而且，提供这些示范性实施例以使得本 公开是彻底和完备的，并更全面地向本领域内的普通技术人员传达本发明的 范围。在整个申请中，类似的参考数字指代类似的元件。图3是说明根据本发明的示范性实施例的时钟倍频器的框图。参考图3,时钟倍频器300包括相位/频率检测器310、泵320、环路滤波 器330、压控延迟线340、时钟选择器350、计数器360以及反相器370。相位/频率检测器310接收两个时钟，并且检测这两个时钟之间的频率/ 相位差。当存在频率/相位差时，相位/频率检测器310通过生成例如UP的第 一控制信号或例如DN的第二控制信号来调整控制电压VCON。
也就是说，相位/频率检测器310根据输入时钟CKIN和表示将输入时钟 延迟N次的计数信号CNT之间的频率/相位差而生成第一控制信号和第二控 制信号。例如，相位/频率4企测器310可以接收输入时钟CKIN和当压控延迟线340 将输入时钟CKIN延迟N次时生成的计数信号CNT,并且可以一企测输入时钟 CKIN和计数信号CNT之间的频率/相位差。当计数信号CNT滞后输入时钟 CKIN时，相位/频率检测器310可以生成第一控制信号UP。当计数信号CNT 超前输入时钟CKIN时，相位/频率检测器310可以生成第二控制信号DN。泵320生成电流，用于基于所述第一控制信号和第二控制信号增加或减 少环路滤波器330的电荷量。例如，当接收到第一控制信号(UP)时，泵320 可以增加环路滤波器330的电荷量。例如，当接收到第二控制信号(DN)时， 泵320可以减少环路滤波器330的电荷量。环路滤波器330基于泵320调整的电荷量生成控制电压VCON。例如， 当泵320增加环路滤波器330的电荷量时，环路滤波器330可以增加控制电 压VCON。当泵320减少环路滤波器330的电荷量时，环路滤波器330可以 降低控制电压VCON。时钟选一奪器350从输入时钟CKIN和在所谓的NODE一N从压控延迟线 340输出的反馈时钟中选择一个信号。当时钟选择器350选择输入时钟CKIN时，压控延迟线340通过基于控 制电压VCON调整输入时钟CKIN的延迟而生成延迟时钟。例如，当控制电 压VCON增加时，压控延迟线340通过减少输入时钟CKIN的延迟而生成延 迟时钟。当控制电压VCON降低时，压控延迟线340通过增加输入时钟CKIN 的延迟而生成延迟时钟。更具体地，压控延迟线340根据基于第一控制信号和第二控制信号生成 的控制电压VCON调整从时钟选择器350选择的NODE—P处的信号的延迟时 间，并且基于所调整的信号在NODE一N输出反馈时钟。计数器360对从压控延迟线340输出的反馈时钟执行计数操作。例如， 当计数器360接收反馈时钟N次时，计数器360可以输出计数信号CNT。如 将在图4中所解释的，相位/频率检测器310也从反相器370接收反相的反馈 信号。图4是说明图3中所示的相位/频率检测器310的示例的框图。参考图4,相位/频率检测器310包括输入时钟延迟单元402、相位/频率 检测单元404以及重置单元406,所述重置单元406包括重置控制单元408 和重置信号生成单元409。输入时钟延迟单元402将输入时钟CKIN延迟预定时间，并且例如可以 使用D触发器来实现输入时钟延迟单元402。当从输入时钟延迟单元402接收延迟的输入时钟REFCLK一DLY时，相 位/频率检测单元404生成第一控制信号，并且当接收计数信号CNT时，相 位/频率检测单元404生成第二控制信号。例如，可以使用D触发器来实现相 位/频率检测单元404。当同时生成了第一控制信号和第二控制信号或输入时钟CKIN的频率/相 位滞后来自图3的计数器360的计数信号CNT的频率/相位时，重置单元406 重置相位/频率4企测单元404。例如，当输入时钟CKIN的频率/相位滞后计数 信号CNT的频率/相位时，重置单元406可以在计数信号CNT的转变期间重 置第一控制信号和第二控制信号。在NODE_N的反馈信号通过反相器370之 后，其用作输入到在相位/频率检测单元404中使用的D触发器之一的时钟信 号NODE一NB。下面，描述相位/频率检测器310的操作。相位/频率检测器310将输入时钟CKIN延迟预定时间，并且基于延迟输 入时钟REFCLK—DLY和从图3所示的计数器360输出的计数信号CNT之间 的频率/相位差生成第一控制信号和第二控制信号。例如，当延迟输入时钟 REFCLK一DLY的频率/相位超前计数信号CNT的频率/相位时相位/频率检测 器310生成第一控制信号，并且当延迟的输入时钟REFCLK—DLY的频率/相 位滞后计数信号CNT的频率/相位时相位/频率检测器310生成第二控制信号。也就是说，当接收到延迟的输入时钟REFCLK—DLY时相位/频率检测器 310生成第一控制信号，而当接收计数信号CNT时其生成第二控制信号，以 及当同时生成了第一控制信号和第二控制信号或输入时钟CKIN的频率/相位 滞后计数信号CNT的频率/相位时其重置生成第一控制信号和第二控制信号 的相位/频率检测单元404。例如，当输入时钟CKIN的频率/相位滞后计数信 号CNT的频率/相位时，相位/频率检测器310可以在计数信号CNT的转变期 间重置第一控制信号和第二控制信号。图5是说明图3所示的时钟选择器350的示例的框图。
参考图5，时钟选择器350可以包括模式确定单元452和时钟选择单元454。模式确定单元452接收计数信号CNT和延迟的输入时钟REFCLK_DLY 的反相信号，并且基于计数信号CNT和该反相信号确定时钟选择器350的操 作模式。时钟选择单元454基于模式确定单元452的输出信号MODE从延迟的输 入时钟REFCLK_DLY和反馈时钟的反相信号中选择一个信号。例如，当模 式确定单元452的输出信号MODE与第 一逻辑电平对应时，时钟选择单元454 可以选择延迟的输入时钟REFCLK—DLY,而当模式确定单元452的输出信号 与第二逻辑电平对应时，时钟选择单元454可以选择反馈时钟的反相信号 NODE—NB。因而，时钟选择器350根据模式确定单元452确定的操作模式从输入时 钟CKIN和反馈时钟中选择一个信号。因为计数器360对处于同相状态的反馈时钟进行计数，所以反相器470 将反馈时钟返回其原始状态NODE—N。时钟选择单元454执行的反馈时钟信 号NODE_N的反相由图3的反相器370表示，如图4所示，反相器370向相 位/频率检测器310提供反相的反馈信号NODE一NB。下面描述时钟选择器350的操作。当生成计数信号CNT并且时钟选择器350没有接收延迟的输入时钟 REFCLK日于，时钟选择器350选择延迟的输入时钟REFCLK一DLY:否则，时 钟选择器350选择从压控延迟线340输出的反馈时钟的反相信号。图6是说明图5中的时钟选择器的操作的时序图。第一节点NODE—P表示从时钟选择器350选择的时钟，第二节点 NODE—N表示从压控延迟线340输出的反馈时钟，第三节点NODE—NB表示 反馈时钟的反相时钟。当第一节点NODE一P的时间点T3是用于通过将输入时钟CKIN延迟N 次而生成延迟时钟的时间时，第二节点NODE一N的时间点T4表示第N反馈 时钟的生成时间，第三节点NODE一NB的时间点T5表示第N+l延迟时钟的 生成时间。也就是说，第三节点NODE_NB的时间点T5与输入时钟CKIN的生成 时间相同。当第三节点NODE—NB的时间点T5与输入时钟CKIN的生成时
调整输入时钟CKIN和反馈时钟之间的频率/相位差。也就是说，当第N延迟时钟超前输入时钟CKIN时，时钟选择器350可以通过选择输入时钟CKIN 来消除累积抖动。在图6中，因为延迟的输入时钟REFCLK—DLY的生成时间滞后第三节 点NODE_NB的时间点T5,所以模式确定单元452生成模式信号。当生成模 式信号时，时钟选择单元454向压控延迟线340提供输入时钟CKIN,用于调 整输入时钟CKIN和反馈时钟之间的频率/相位差。图7是说明关于图6中所述的时钟选择器的操作的相位/频率检测器的操 作的时序图。第一节点NODE—P表示从时钟选择器350中选择的时钟，第二节点 NODE一N表示从压控延迟线340输出的反馈时钟，第三节点NODE—NB表示 反馈时钟的反相时钟。当第 一节点NODE_P的时间点T3是用于将输入时钟CKIN延迟N次来 生成延迟时钟的时间时，第二节点NODE—N的时间点T4表示第N反馈时钟 的生成时间，第三节点NODE—NB的时间点T5表示第N+l延迟时钟的生成 时间。也就是说，第三节点NODE—NB的时间点T5与输入时钟CKIN的生成 时间相同。当第三节点NODE—NB的时间点T5与输入时钟CKIN的生成时 间不同时，相位/频率检测器310生成第一控制信号和第二控制信号，用于调 整输入时钟CKIN和第N反馈时钟之间的频率/相位差。在图7中，因为延迟的输入时钟REFCLK—DLY的生成时间滞后第三节 点NODE一NB的时间点T5,所以相位/频率检测器310生成例如DN的第二 控制信号，用于调整输入时钟CKIN和第N反馈时钟之间的频率/相位差。另 一方面，当同时生成了第一控制信号和第二控制信号时，相位/频率检测器310 的重置单元406生成重置信号RESET0，如图4所示，并且重置相位/频率检 测单元404。图8是说明图4中所示的重置单元409中生成重置控制信号RSTCTL的 过程的时序图。当提供给压控延迟线340的控制电压VCON在时钟倍频器300的初始操 作时间时较低时，可以在输入时钟CKIN的几个时钟周期后生成计数信号 CNT。当在输入时钟CKIN的几个时钟周期之后生成计数信号CNT时，相位/ 频率检测器310只生成例如UP的第一控制信号，而不生成计数信号CNT。 因而，控制电压VCON持续增加，直到控制电压VCON变得与作为最大电压 的电源电压相等。为了解决上述问题，也如图4所示，重置单元406生成重置控制信号 RSTCTL,用于当输入时钟CKIN的频率/相位滞后计数信号CNT的频率/相 位时重置第一控制信号和第二控制信号。也就是说，当从第一节点NODE—P 输出的时钟超前输入时钟CKIN时，重置单元406生成重置控制信号 RSTCTL。如果计数信号CNT在输入时钟CKIN的上升沿具有例如逻辑高的第一逻 辑电平，则当计数信号CNT从例如逻辑高的第一逻辑电平改变到例如逻辑低 的第二逻辑电平时，重置单元406生成重置控制信号RSTCTL,用于重置相 位/频率检测器310。图9是说明当延迟的输入时钟REFCLK—DLY等于从第一节点NODE—P 输出的时钟时根据本发明的示范性实施例的时钟倍频器的操作的时序图。图10是说明当延迟的输入时钟REFCLK—DLY滞后从第 一节点NODE_P图11是说明当延迟的输入时钟REFCLK—DLY超前从第 一节点NODE—P参考图9，当延迟的输入时钟REFCLK—DLY等于从第一节点NODE_P 输出的时钟时，时钟选择器350从延迟的输入时钟REFCLK—DLY和第N延 迟时钟中选择一个信号，并且相位/频率检测器310不生成第一控制信号和第 二控制信号。参考图10,当延迟的输入时钟REFCLK—DLY滞后从第一节点NODE—P 输出的时钟时，时钟选择器350从延迟输入时钟REFCLK—DLY和第N延迟 时钟中选择延迟输入时钟REFCLK—DLY,并且相位/频率^r测器310生成例 如DN的第二控制信号，用于调整延迟输入时钟REFCLK—DLY和第N延迟 时钟(即从第 一节点NODE一P输出的时钟)之间的频率/相位差。参考图11 ，当延迟的输入时钟REFCLK—DLY超前从第 一节点NODE_P 输出的时钟时，时钟选择器350从延迟输入时钟REFCLK—DLY和第N延迟 时钟中选择第N延迟时钟，且相位/频率检测器310生成例如UP的第一控制 信号，用于调整延迟输入时钟REFCLK—DLY和第N延迟时钟(即从第一节 点NODE—P输出的时钟)之间的频率/相位差。结果的图。在图12A至图12D中，假设输入时钟周期是1/128 nsec (纳秒)，N是 64,并且输出时钟的目标值是2 nsec。图12A说明了控制电压VCON逐渐收敛的结果，并且示出了当控制电压 VCON收敛时控制电压VCON的紋波在O.lmV以下。图12B是图12A的上 面部分的图的放大形式。图12C说明了在其中输入时钟CKIN和第N延迟时钟之间的频率/相位差 相等的锁定条件下的例如UP和DN的第一控制信号和第二控制信号，并且 说明了第一控制信号和第二控制信号之间的脉宽差在10ps以下。图12D说明了输出时钟的目标值，并且示出了输出时钟的占空比对应于 大约50%。如上所述，当倍频比率增大时，根据本发明的示范性实施例的时钟倍频 器可以不累积输入时钟和输出时钟之间的频率/相位差而进行操作。而且，当输出时钟超前输入时钟时，根据本发明的示范性实施例的时钟 倍频器可以消除累积抖动。尽管已详细描述了本发明的示范性实施例和它们的优点，但是应理解在 不背离本发明的范围的情况下，可以做出各种改变、置换和替代。对相关申请的交叉引用本申请要求于2006年8月18日向韩国知识产权局(KIPO)提交的韩国 申请No.2006-77944的优先权，其内容通过引用而合并于此。
权利要求
1.一种用于将输入时钟乘以N的时钟倍频器，该时钟倍频器包括相位/频率检测器，被配置为根据输入给其的输入时钟和计数信号之间的频率/相位差生成第一控制信号和第二控制信号，其中计数信号与通过将输入时钟延迟N次而生成的信号对应；时钟选择器，被配置为基于所述输入时钟和计数信号选择输入时钟和反馈时钟中的一个；以及压控延迟线VCDL，被配置为根据基于所述第一控制信号和所述第二控制信号生成的控制电压调整来自所述时钟选择器的所选信号的延迟时间，并且被配置为基于所调整的延迟时间输出反馈时钟。
2. 根据权利要求1所述的时钟倍频器，其中，所述相位/频率检测器将 输入时钟延迟预定时间，并且基于所述延迟的输入时钟和计数信号之间的频 率/相位差而生成所述第一控制信号和第二控制信号。
3. 根据权利要求2所述的时钟倍频器，其中，当所述延迟的输入时钟的 频率/相位超前所述计数信号的频率/相位时，所述相位/频率检测器生成所述 第一控制信号，以及当所述延迟的输入时钟的频率/相位滞后所述计数信号的 频率/相位时，所述相位/频率检测器生成所述第二控制信号。
4. 根据权利要求2所述的时钟倍频器，其中，所述相位/频率检测器在 接收到所述延迟的输入时钟时生成所述第一控制信号，在接收到所述计数信 号时生成所述第二控制信号，并且在同时生成了所述第一控制信号和所述第 二控制信号或所述输入时钟的频率/相位滞后所述计数信号的频率/相位时重 置所述第一控制信号和所述第二控制信号。
5. 根据权利要求4所述的时钟倍频器，其中，当所述输入时钟的频率/ 相位滞后所述计数信号的频率/相位时，所述相位/频率检测器在计数信号的转 变期间重置所述第一控制信号和所述第二控制信号。
6. 根据权利要求5所述的时钟倍频器，其中，所述相位/频率^f全测器包括输入时钟延迟单元，被配置为将输入时钟延迟预定时间； 相位/频率检测单元，被配置为当接收到所述延迟的输入时钟时生成所述 第一控制信号，以及当接收到所述计数信号时生成所述第二控制信号；以及 重置单元，被配置为当同时生成了所述第一控制信号和所述第二控制信 号或输入时钟的频率/相位滞后计数信号的频率/相位时重置所述第一控制信 号和所述第二控制信号。
7. 根据权利要求6所述的时钟倍频器，其中，当输入时钟的频率/相位 滞后计数信号的频率/相位时，重置单元在计数信号的转变期间重置第一控制 信号和第二控制信号。
8. 根据权利要求2所述的时钟倍频器，其中，当生成所述计数信号并且所述时钟选择器没有接收延迟的输入时钟时，所述时钟选择器选择延迟的输入时钟，否则，所述时钟选择器选择从VCDL输出的反馈时钟的反相信号。
9. 根据权利要求2所述的时钟倍频器，其中，所述时钟选择器包括 模式确定单元，被配置为接收所述计数信号和延迟的输入时钟的反相信号；以及时钟选择单元，被配置为基于所述模式确定单元的输出信号而选择所述 延迟输入时钟和反馈时钟的反相信号中的一个。
10. 根据权利要求9所述的时钟倍频器，其中，当所述模式确定单元的 输出信号与第一逻辑电平对应时，所述时钟选择单元选择所述延迟的输入时 钟，而当所述模式确定单元的输出信号与第二逻辑电平对应时，其选择反馈 时钟的反相信号。
11. 根据权利要求1所述的时钟倍频器，还包括 环路滤波器，被配置为生成控制电压；以及泵，被配置为基于所述第一控制信号和所述第二控制信号来调整环路滤 波器的电荷量。
12. 根据权利要求11所述的时钟倍频器，还包括计数器，被配置为基于所述反馈时钟的反相信号生成计数信号。
13. 根据权利要求12所述的时钟倍频器，其中，所述计数器在第N次 接收到反馈时钟的反相信号时输出计数信号。
14. 一种集成电^^,包括时钟倍频器，被配置为从外部源接收输入时钟，并被配置为将该输入时 钟乘以N,所述时钟倍频器包括相位/频率检测器，被配置为根据输入给其的输入时钟和计数信号之 间的频率/相位差生成第一控制信号和第二控制信号，其中计数信号与通 过将输入时钟延迟N次而生成的信号对应；时钟选择器，被配置为基于所述输入时钟和计数信号选择输入时钟 和反馈时钟中的一个；以及压控延迟线VCDL,被配置为根据基于所述第一控制信号和所述第 二控制信号生成的控制电压调整来自所述时钟选择器的所选信号的延迟 时间，并且被配置为基于所调整的延迟时间输出反馈时钟。
15. 根据权利要求14所述的集成电路，其中，所述相位/频率检测器将 输入时钟延迟预定时间，并且基于所述延迟输入时钟和计数信号之间的频率/ 相位差而生成所述第一控制信号和第二控制信号。
16. 根据权利要求15所述的集成电路，其中，当所述延迟输入时钟的频 率/相位超前所述计数信号的频率/相位时，所述相位/频率检测器生成所述第 一控制信号，以及当所述延迟输入时钟的频率/相位滞后所述计数信号的频率 /相位时，所述相位/频率检测器生成所述第二控制信号。
17. 根据权利要求15所述的集成电路，其中，所述相位/频率检测器在 接收到所述延迟输入时钟时生成所述第一控制信号，在接收到所述计数信号 时生成所述第二控制信号，并且在同时生成了所述第一控制信号和所述第二 控制信号或所迷输入时钟的频率/相位滞后所述计数信号的频率/相位时重置 所述第一控制信号和所述第二控制信号。
18. 根据权利要求17所述的集成电路，其中，当所述输入时钟的频率/ 相位滞后所述计数信号的频率/相位时，所述相位/频率检测器在计数信号的转 变期间重置所述第一控制信号和所述第二控制信号。
19. 根据权利要求18所述的集成电路，其中，所述相位/频率检测器包括输入时钟延迟单元，被配置为将输入时钟延迟预定时间； 相位/频率检测单元，被配置为当接收到所述延迟输入时钟时生成所述第一控制信号，以及当接收到所述计数信号时生成所述第二控制信号；以及 重置单元，被配置为当同时生成了所述第一控制信号和所述第二控制信号或输入时钟的频率/相位滞后计数信号的频率/相位时重置所述第一控制信号和所述第二控制信号。
20. 根据权利要求19所述的集成电路，其中，当输入时钟的频率/相位 滞后计数信号的频率/相位时，重置单元在计数信号的转变期间重置第一控制 信号和第二控制信号。
21. 根据权利要求15所述的集成电路，其中，所述时钟选择器当生成计所述时钟选择器选择从VCDL输出的反馈时钟的反相信号。
22. 根据权利要求15所述的集成电路，其中，所述时钟选择器包括 模式确定单元，被配置为接收所述计数信号和延迟输入时钟的反相信号；以及时钟选择单元，被配置为基于所述模式确定单元的输出信号而选择所述 延迟输入时钟和反馈时钟的反相信号中的一个。
23. 根据权利要求22所述的集成电路，其中，当所述模式确定单元的输 出信号与第 一逻辑电平对应时，所述时钟选^^单元选择所述延迟输入时钟， 而当所述模式确定单元的输出信号与第二逻辑电平对应时，其选择反馈时钟 的反相信号。
24. 根据权利要求14所述的集成电路，还包括 环路滤波器，被配置为生成所述控制电压；以及泵，被配置为基于所述第一控制信号和所述第二控制信号来调整环路滤 波器的电荷量。
25. 根据权利要求24所述的集成电路，还包括计数器，被配置为基于所述反馈时钟的反相信号生成计数信号。
26. 根据权利要求25所述的集成电路，其中，所述计数器在第N次接 收到反馈时钟的反相信号时输出计数信号。
27. —种对时钟倍频的方法，包括根据输入时钟和计数信号之间的频率/相位差生成第一控制信号和第二 控制信号，其中计数信号与通过将输入时钟延迟N次而生成的信号对应；基于所述输入时钟和计数信号选择所述输入时钟和反馈时钟中的一个；根据基于所述第一控制信号和所述第二控制信号生成的控制电压来调整 在所述选择步骤中的所选信号的延迟时间；以及基于所调整的延迟时间输出所述反馈时钟。
28. 根据权利要求27所述的方法，其中，生成所述第一控制信号和第二 控制信号包括将所述输入时钟延迟预定时间；以及基于所述延迟输入时钟和计数信号之间的频率/相位差生成所述第一控 制信号和所述第二控制信号。
29. 根据权利要求28所述的方法，其中，基于所述延迟输入时钟和计数 信号之间的频率/相位差生成所述第一控制信号和所述第二控制信号包括当所述延迟输入时钟的频率/相位超前计数信号的频率/相位时，生成所述 第一控制信号；以及当所述延迟输入时钟的频率/相位滞后计数信号的频率/相位时，生成所述 第二控制信号。
30. 根据权利要求28所述的方法，其中，基于所述延迟输入时钟和计数 信号之间的频率/相位差生成所述第一控制信号和所述第二控制信号包括当接收到所述延迟输入时钟时生成第 一控制信号；当接收到所述计数信号时生成所述第二控制信号；以及当同时生成了所述第一控制信号和所述第二控制信号或所述输入时钟的频率/相位滞后计数信号的频率/相位时，重置所述第一控制信号和所述第二控制信号。
31. 根据权利要求30所述的方法，其中，重置所述第一控制信号和所述 第二控制信号包括当输入时钟的频率/相位滞后计数信号的频率/相位时，在所述计数信号的 转变期间重置所述第一控制信号和所述第二控制信号。
32. 根据权利要求28所述的方法，其中，选择所述输入时钟和反馈时钟 中的一个包括当生成所述计数信号并且所述时钟选择器没有接收所述延迟输入时钟 时，选择所述延迟输入时钟；以及否则，选择从压控延迟线输出的反馈时钟的反相信号。
全文摘要
一种用于将输入时钟乘以N的时钟倍频器，包括相位/频率检测器、时钟选择器以及压控延迟线。所述相位/频率检测器根据输入时钟和用于表示通过将输入时钟延迟N次而生成的信号的计数信号之间的频率/相位差生成第一控制信号和第二控制信号。所述时钟选择器基于所述输入时钟和计数信号选择输入时钟和反馈时钟中的一个。所述压控延迟线根据基于所述第一控制信号和所述第二控制信号生成的控制电压调整所选信号的延迟时间，并且基于所调整的信号输出反馈时钟。当倍频比率增加时，所述时钟倍频器不累积输入时钟和输出时钟之间的频率/相位差而运行。
文档编号G06F1/04GK101127526SQ20071014161
公开日2008年2月20日 申请日期2007年8月17日 优先权日2006年8月18日
发明者金友石 申请人:三星电子株式会社