专利名称：数字倍频器的制作方法
技术领域：
本发明涉及倍频器，尤其涉及一种用于产生参考频率的非整数倍的数字倍频器。
背景技术：
对于不同部分的电路或逻辑的操作，诸如集成电路(ICs)之类的各种类型的电子电路利用/需要不同频率的时钟信号或信号。在集成电路的情况中，许多设计需要参考信号的若干倍(或子倍数(sub-multiples))，来为集成电路的模块或单元、或逻辑进行计时。不是从外部源给IC提供每一种不同的频率参考信号，而更愿意利用单个输入或参考信号在集成电路中产生不同的频率信号。这就不需要为每个输入信号使用输入/输出(I/O)管脚。
若所需的片内信号的频率大于输入/参考信号的频率，则通常且典型地利用配置为频率合成器的锁相环路(PLL)来产生所需频率的片内信号。然而，这种PLL是相对复杂的模拟电路块。
图1中示出了代表现有技术模拟锁相环路(PLL)电路的方框图，通常如模块10那样，被配置为一个模拟频率合成器。尤其是，PLL 10可操作以产生一个其频率是输入信号频率的倍数的输出信号。现有技术的模拟PLL 10的操作描述如下。
将一个特定频率的输入信号fin输入到合适的模拟电路的M倍分频器12，其中，M是任何数字。这就在M倍分频器12的一个输出端上产生一个fin/M频率的信号。将该fin/M频率信号输入到模拟相位检测器14。将相位检测器14的输出信号输入到模拟低通滤波器16。将低通滤波器16的输出信号输入到模拟压控振荡器(VCO)18。VCO 18的输出信号被用作为驱动N倍分频器20的输入，该N倍分频器也是合适的模拟电路，其中，N为任何数字。N倍分频器20的输出信号被用作相位检测器14的输入，以便完成一个信号回路。而且，将VCO 18的输出信号输入到模拟缓冲器22。缓冲器22的输出信号fout是信号fin的N/M倍(即fout＝fin(N/M))。
由模拟电路来实现如图1中所述的现有技术模拟PLL 10，其可操作以产生一个其频率是输入信号频率的分数倍的输出信号。模拟电路并不特别适合于诸如在IC中的数字电路。此外，当那样实现时，模拟电路在一个IC中占有很多必须的空间。当在一个IC中提供一个模拟PLL时，对于分离的环路滤波器、以及M和N参数的可编程性，这类模拟电路在IC上需要若干个专用的I/O管脚。而且，典型的数字式门阵列集成电路需要独立的分离PLL芯片或单元，用来产生来自输入时钟信号的更高的频率时钟信号。模拟PLL也将引出静态电流。
发明内容
本发明是一种可操作，以产生一个其频率是输入/参考信号频率的非整数倍的数字倍频器。该数字倍频器可操作，以合成一个具有其频率是输入信号频率的大于一(over-unity)的非整数倍的输出信号。
在一种形式中，本发明是一种具有倍频装置、信号选择装置和控制装置的数字倍频器。该倍频装置可操作，以接收给定频率的输入信号，并生成一种频率是输入信号给定频率的整数倍的中间信号。该信号选择装置与倍频装置连接，并可操作，以接收输入信号和中间信号，并响应控制信号选择地输出对于第一预定时段的输入信号和对于第二预定时段的中间信号，以产生一个具有其频率是输入信号的给定频率非整数倍的输出信号。该控制装置与信号选择装置连接，并可操作，以产生控制信号，并将该控制信号提供给信号选择装置。
在另一种形式中，本发明是一种具有倍频单元、复用器和控制信号发生器的数字倍频器。该倍频单元可操作，以产生一个具有其频率是输入信号频率的整数倍的中间信号。该倍频器具有与倍频单元连接的用来接收中间信号的第一输入端、和用来接收输入信号的第二输入端。该复用器被配置成用来响应第一状态的控制信号而输出对于一预定时段的中间信号，和响应第二状态的控制信号而输出对于一预定时段的输入信号，其中，中间信号和输入信号的选择性输出产生一个其频率是输入信号频率的非整数倍的输出信号。控制信号发生器与复用器连接，并可操作，以产生第一状态的控制信号和第二状态的控制信号。
在另一种形式中，本发明是一种产生其频率是输入信号频率的非整数倍的输出信号的方法。该方法包括数字地产生其频率是输入信号频率的整数倍的中间信号；确定输入信号时钟周期的第一数量和中间信号时钟周期的第二数量，当它们被合并时，产生其频率是输入信号频率的非整数倍的输出信号；数字地产生指示时钟周期的第一数量和时钟周期的第二数量的控制信号；以及响应控制信号，数字地且选择地输出对于时钟周期的第一数量的输入信号和对于时钟周期的第二数量的中间信号，由此，输入信号和中间信号的选择性输出产生一个其频率是输入信号频率的非整数倍的中间信号。
结合附图来参考本发明的下列描述，其中图1是现有技术模拟锁相环路电路的方框图；图2是根据本发明原理的数字倍频器的方框图；图3是与一个任意被选择的输出信号的示例性的产生有关的时序图，其中利用了图2的数字倍频器中体现的本发明原理，所述输出信号的频率是输入信号频率的大于一的非整数倍；以及图4是根据本发明原理的数字倍频器的另一个实施例的方框图。
贯穿这几个附图，对应的参考符号指示对应的部分。
具体实施例方式
参考图2，根据这里陈述的原理来描述一般如模块30那样的数字倍频器的一个实施例的方框图。数字倍频器30可操作，以产生一个具有频率与输入信号fin的频率相关的输出信号fout。一方面，数字倍频器30可操作，以产生一个其频率是输入信号fin频率的倍数的输出信号fout。另一方面，数字倍频合成器30可操作，以产生一个其频率是输入信号fin频率的非整数倍的输出信号fout。又另一方面，数字倍频器30可操作，以产生一个其频率是输入信号fin频率的大于一的非整数倍的输出信号fout。
换成其它说法，数字倍频器30可操作，以将一个输入频率fin乘以一个大于一的非整数。在一种形式中，输出信号fout具有一个低于输入信号fin频率一倍(below an over-unity integer multiple)的频率。在另一种形式中，数字倍频器30可操作，以产生一个具有其频率在输入信号fin频率与两倍的输入信号fin频率之间的输出信号fout。
数字倍频器30在输入线、或输入端42接收输入信号fin。输入信号fin可以是小于输出信号fout的期望频率的任何其它特定频率。输入信号fin被输入到延迟单元32。延迟单元32可操作，以经适当的电路和/或逻辑而将延迟因子或时间引入输入信号fin。由延迟单元32引入输入信号fin的延迟时间在线44上产生一个被延迟的输出信号。线44上的被延迟的输出信号被输入到两输入端的“异或”(X-OR)门或类似功能元件36的一个输入端。输入信号fin输入到两输入端的“异或”门36的另一个输入端。该“异或”门36产生一个作为中间产物或处理信号的新的频率信号，该频率信号被用来与输入信号fin一起生成新的输出信号fout。
延迟单元32和“异或”门36一起形成倍频单元。具体地，倍频单元可操作，以将输入信号fin的频率乘以一个整数或所有数。在本示例中，倍频单元可操作，以提供为双倍或2倍(2x)输入信号fin(2fin或2xfin)的信号。延迟单元32的延迟因子或τ确定2fin信号的占空度，并且，一般选择为T/2，其中，T是输入信号fin周期的两倍。这样就产生了输入信号fin的50％的占空度信号。
将来自两输入端的“异或”门36的输出端的2fin信号输入到复用器(mux)或类似功能元件34的一个输入端。此外，输入信号fin被输入到复用器34的另一个输入端。根据复用器控制或选择信号的状态，复用器34可操作，以输出在其输入端输入的两个信号中的任一个。一种状态的复用器选择信号将提供fin信号(该信号出现在复用器34的一个输入端上)作为复用器34的输出。不管控制信号的状态如何，施加到复用器的复用器控制信号的持续时间或时间间隔(即特定信号的时钟周期)将确定在复用器34的输出端提供的选择信号的持续时间或时间间隔。复用器34的输出可以在两个输入信号之间切换，同样需要由复用器选择信号的状态确定这两个输入信号，以便在复用器的输出端提供任意组合的信号来自复用器34的输出信号是来自倍频单元的输入信号fin或中间处理信号2fin中的任一个，该输出信号由计数器或类似功能元件38提供的倍频器控制信号所控制。尤其是，计数器38在合适的时间将一个信号提供到复用器34，并以一个合适的持续期间触发或切换fin信号和2fin信号之间的复用器34的输出。计数器38将控制信号提供给复用器34的合适的时间和持续期间是按下述的方法来计算的，并依赖于输出信号fout的期望频率。输出信号fout的期望频率在输入信号fin的频率和2fin信号的频率之间。对于实现本发明倍频器的特定IC，通过时钟分配缓冲器40来馈送所得到的复用器34的输出信号fout。通常，IC在其内部时钟上具有时钟缓冲器，因为这些信号典型地具有多的输出端数(fanouts)。缓冲器40的输出是输出信号fout。
计数器38由作为两输出端的“异或”门36的输出的2fin信号计时。这就允许计数器在2fin信号和fin信号两者的合适的时钟周期数，将控制信号提供给复用器34。当计数器38达到预定计数、或2fin脉冲的数量、或时钟计数时，计数器38将控制信号提供给复用器34。控制信号是从高到低，或从低到高的状态的变化。然后根据控制信号是否为高或低，复用器34将fin信号或2fin信号中的任一个提供给缓冲器40。当计数器38再次达到预定时钟计数时，计数器38将相反状态的控制信号提供给复用器34。然后复用器34将fin信号或2fin信号提供给缓冲器40。为了通过适当合并输入信号fin和2fin信号来提供所需频率的输出信号，有必要进行复用器34的这种触发。
另外参考图3，将描述图2的数字倍频器30的操作示例。在提出的示例中，任意假定3/2fin(输入信号频率的3/2)的新的或输出时钟信号(fout)是由数字倍频器30产生的。应当理解，输入信号fin的频率通常是任意的，但是不小于期望的新时钟信号fout的频率。输入信号fin的频率可以依赖于数字倍频器30的特定数字元件的频率操作范围。
输入信号fin和来自“异或”门36的2fin信号一起被输入到复用器34。2fin信号也被输入到计数器38。2fin信号计时计数器38，并且，当计数器38达到预定计数时，控制信号从计数器38发送到复用器34。然后，当计数器38再次达到预定计数时，控制信号从计数器38发送到复用器34。以这种方式，输入到复用器的两个信号(即fin和2fin)是任意选择的，并这样合并，以便形成所得到的输出信号fout。由于所得到的输出信号fout必须等于3/2fin，则必须确定最小时钟周期数量，其中，大于该最小时钟周期数量时，就出现期望频率的时钟脉冲的正确数量。然后，为了提供3/2fin的所得到的输出信号，必须确定每个信号(fin和2fin)的时钟周期的数量。对于每个信号(fin和2fin)，可需要任何数量(整数)的时钟周期。
尤其是，时钟周期(T)的最小数量是4。这样，T＝4个2fin信号的时钟周期。在这个时间段中，有两个fin信号的时钟周期和三个3/2fin信号的时钟周期。为了产生将要选择fin和2fin周期的正确数量以获得期望的新信号fout(这里，fout＝3/2fin)的倍频器控制信号，用两个同时(simultaneous)方程来求解K1(倍频器控制信号为高时的任意总时间)以及K2(倍频器控制信号为低时的总时间)，这里fout＝k1*(fin)+k2*(2fin)；和k1+k2＝1上面的公式变成3/2fin＝k1*(fin)+k2*(2fin)；和k1+k2＝1求解该方程组得到K1＝1/2，K2＝1/2。因此，对于1/2*4＝2周期的2fin，选择信号为高；对于1/2*4＝2周期的fin，选择信号为低。在图3中，当控制或选择信号(对于倍频器控制信号标记为MUX)为高时，复用器34特意选择2fin信号。当控制信号(MUX)为低时，复用器34选择fin信号。计数器38具有为2的计数值，这样，2fin信号每两次计数就触发复用器34。
为了使计数器38能根据输出信号的期望频率在适当次数(在计数值)产生复用器34的触发信号，计数器38的计数值可以是可编程的。如果数字倍频器30可操作以根据这里提出的原理提供各种输出信号(动态的)，则计数器38的可编程性是必需的。如果提出的数字倍频器仅仅是用于特定的频率(静态的)，则不必改变计数值。这样，计数值可以是不可改变的(hardwired)。
可以重复和级联延迟模块和“异或”门(倍频单元)，以便提供一个具有其频率大于两倍的输入信号频率的输出信号，就象图2的数字倍频器电路30的情况那样。尤其是，为了不用提供更高的输入信号就能提供更高频率的输出信号，可以级联任意数目的倍频单元。
在图4中示出了具有级联的倍频单元的数字倍频电路，通常如模块60那样，现在将对其做出参考。数字倍频电路60在输入线76接收一个输入信号fin。输入信号fin可以是低于期望输出信号fout的任意频率，并被输入到延迟单元62和两输入端的“异或”(X-OR)门64的一个输入端。延迟单元62可操作，以经合适的电路或逻辑，将延迟因子或时间引入输入信号fin。由延迟单元62引入输入信号fin的延迟时间，在线78产生一个延迟的信号，该延迟的信号输入到“异或”门64的一个输入端。
延迟单元62和X-OR门64共同形成对于输入信号fin的第一倍频单元。具体地说，倍频单元可操作，以将输入信号fin的频率倍增一个整数或任何数。在当前情况中，倍频单元可操作，以提供是双倍或2倍(2x)于输入信号2fin(2fin或2xfin)的信号。延迟单元62的延迟因子或τ一般选择为T/2，其中，T是输入信号fin周期的两倍。这就产生了50％的占空度信号。
将来自“异或”门68的2fin信号提供给延迟单元66和两输入端的“异或”门68的一个输入端。延迟单元66可操作，以经合适的电路和/或逻辑将延迟因子或时间引入输入信号2fin。由延迟单元66引入到2fin信号的延迟时间，在线80上产生一个延迟的信号，该延迟的信号被输入到“异或”门68的一个输入端。
延迟单元66和“异或”门68共同形成对于2fin信号的第二倍频单元。所述倍频单元可操作，以将2fin信号的频率倍增一个整数或任意数。在当前情况中，倍频单元可操作，以提供双倍或2倍(2x)的输入信号2fin(4fin或4xfin)的信号。延迟单元66的延迟因子或τ一般选择为T/2，其中，T是输入信号2fin周期的两倍。这就产生了50％的占空度信号。
将来自“异或”门64的2fin信号输入到复用器72的一个输入端，而将来自“异或”门68的4fin信号输入到复用器72的另一个输入端。根据复用器控制或选择信号，复用器72可操作，以将其输入端上的两个信号中的任一个在其输出端提供给复用器72。一种状态的复用器选择信号使2fin信号提供到复用器72的一个输出端，而另一种状态的复用器选择信号使4fin信号提供到复用器72的另一个输出端。有必要的话，复用器72的输出可以通过复用器选择信号的状态在两个输入之间切换。由计数器70来控制来自复用器72的输出信号，即2fin或4fin。具体地说，计数器70在合适的时间将信号提供给复用器72，以便将复用器72的输出在2fin信号和4fin信号之间触发或切换。计数器70将触发信号提供给复用器72的合适的时间将按照上述的方法来计算，并取决于输出信号的期望频率。输出信号的期望频率在输入信号2fin的频率与4fin信号的频率之间。复用器72的所得到的输出信号输入到时钟分配缓冲器74。缓冲器74的输出是输出信号fout。
计数器70由两输入端的“异或”门68输出的4fin信号计时。当计数器70达到预定时钟计数时，计数器70将一个触发信号提供给复用器72。然后复用器72将2fin信号和4fin信号中的一个提供给缓冲器74。当计数器70再次达到预定时钟计数时，计数器70将触发信号提供给复用器72。于是，复用器72将2fin信号或4fin信号中的另一个提供给缓冲器74。为了通过适当合并输入信号2fin和4fin信号来提供所需频率的输出信号，有必要进行复用器72的这种触发。
增加另一个倍频单元可以使输出信号fout在4fin和8fin之间。再增加一个倍频单元可以使输出信号fout在8fin和16fin之间。以这种方式，可以不用提供高频率输入信号就可以合成高频率输出信号。
虽然，描述了具有优选设计和/或结构的本发明的实施例，但是，在本发明的实质和范围内可以进一步修改本发明。
权利要求
1.一种数字倍频器，包括倍频装置，用于接收给定频率的输入信号，和产生一个其频率是输入信号的给定频率整数倍的中间信号；信号选择装置，与倍频装置连接，用于接收输入信号和中间信号，并响应控制信号选择地输出对于第一预定时段的输入信号和对于第二预定时段的中间信号，以产生一个具有其频率是输入信号的给定频率非整数倍的输出信号；以及控制装置，与信号选择装置连接，用来产生控制信号，并可操作，以将该控制信号提供给信号选择装置。
2.如权利要求1所述的数字倍频器，其中，所述控制装置基于预定非整数倍增因子而产生等于输出信号的非整数倍的控制信号。
3.如权利要求2所述的数字倍频器，其中，控制信号包括第一状态的信号和第二状态的信号，其中，第一状态的信号使信号选择装置输出中间信号和输入信号中的一个，并且，第二状态的信号使信号选择装置输出中间信号和输入信号中的另一个。
4.如权利要求3所述的数字倍频器，其中，对于第一预定时段将第一状态的信号提供给信号选择装置，对于第二预定时段将第二状态的信号提供给信号选择装置。
5.如权利要求2所述的数字倍频器，其中，选择装置是复用器。
6.如权利要求2所述的数字倍频器，其中，控制装置是计数器。
7.如权利要求6所述的数字倍频器，其中，计数器由中间信号计时。
8.一种数字倍频器，包括倍频单元，可操作，以产生一个具有其频率是输入信号频率的整数倍的中间信号；复用器，具有与倍频单元连接的、并可操作以接收中间信号的第一输入端，和可操作以接收输入信号的第二输入端，该复用器被配置成用来响应第一状态的控制信号而输出对于一预定时段的中间信号，和响应第二状态的控制信号而输出对于一预定时段的输入信号，其中，中间信号和输入信号的选择性输出产生一个其频率是输入信号频率的非整数倍的输出信号；以及控制信号发生器，与复用器连接，并可操作以产生第一状态的控制信号和第二状态的控制信号。
9.如权利要求8所述的数字倍频器，其中，所述整数倍是二倍，并且，非整数倍的输出信号频率大于输入信号的给定频率但小于中间信号的频率。
10.如权利要求8所述的数字倍频器，其中，所述倍频单元包括延迟单元和“异或”门。
11.如权利要求8所述的数字倍频器，其中，所述控制信号发生器是由中间信号计时的计数器。
12.如权利要求11所述的数字倍频器，其中，每当基于中间信号的定时计数器达到预定计数时，计数器选择地产生并提供第一状态的控制信号和第二状态的控制信号给复用器。
13.如权利要求12所述的数字倍频器，其中，输出信号的非整数倍确定预定计数。
14.一种产生其频率是输入信号频率的非整数倍的输出信号的方法，包括如下步骤数字地产生其频率是输入信号频率的整数倍的中间信号；确定输入信号时钟周期的第一数量和中间信号时钟周期的第二数量，当它们被合并时，产生其频率是输入信号频率的非整数倍的输出信号；数字地产生指示时钟周期的第一数量和时钟周期的第二数量的控制信号；以及响应所述控制信号，数字地且选择地输出对于时钟周期的第一数量的输入信号和对于时钟周期的第二数量的中间信号，由此，输入信号和中间信号的选择性输出产生一个其频率是输入信号频率的非整数倍的中间信号。
15.如权利要求14所述的方法，其中，数字地产生其频率是输入信号频率的整数倍的中间信号的步骤包括将延迟因子引入输入信号，以便产生被延迟的信号；以及将被延迟的信号与输入信号进行异或。
16.如权利要求15所述的方法，其中，整数倍是二倍。
17.如权利要求14所述的方法，其中，数字地产生指示时钟周期的第一数量和时钟周期的第二数量的控制信号的步骤包括用中间信号计时数字计数器；以及一旦达到预定计数值，就设置计数器，以便提供控制信号。
18.如权利要求17所述的方法，其中，所述控制信号包括用来选择中间信号的第一状态的信号、和用来选择输入信号的第二状态的信号。
19.如权利要求14所述的方法，其中，响应所述控制信号，数字地且选择地输出对于时钟周期的第一数量的输入信号和对于时钟周期的第二数量的中间信号的步骤包括将输入信号输入到复用器；将中间信号输入到复用器；以及将控制信号提供给复用器。
20.如权利要求14所述的方法，其中，确定输入信号的时钟周期的第一数量和中间信号的时钟周期的第二数量的步骤包括同时求解fout＝k1*(fin)+k2*(2fin)；和k1+k2＝1；其中，fout是输出信号，fout是输入信号，k1是输入信号和中间信号(2fin)中的一个的时钟周期的数量，以及K2是输入信号和中间信号(2fin)中的另一个的时钟周期的数量。
全文摘要
一种数字倍频器提供输入信号的非整数倍频。倍频器接收输入信号和输入信号的整数倍。倍频器控制信号选择/触发复用器将输出的哪一种信号以及持续时间。由其中一个信号计时的计数器提供复用器控制信号。该复用器输出每个信号的预定数量的时钟周期，以便产生期望的非整数倍频的输入信号。本发明不需锁向环路(PLL)就可产生倍频。
文档编号H03K23/68GK1543709SQ01821727
公开日2004年11月3日 申请日期2001年12月19日 优先权日2001年1月5日
发明者戴维·L·阿尔比恩, 戴维 L 阿尔比恩 申请人:汤姆森特许公司