使用串联复制和差错控制编码的容许缺陷和故障的多路信号分离器的制作方法

专利名称：使用串联复制和差错控制编码的容许缺陷和故障的多路信号分离器的制作方法
技术领域：
本发明涉及容许缺陷和故障的电路、集成电路以及电子器件，以及
具体涉及一种方法，所述方法用于采用晶体管的串联复制(series replication)以及基于差错控制编码的信号线冗余来产生容许缺陷和 故障的多路信号分离器(demultiplexer )。
背景技术：
光刻和其他集成电路制造技术的连续进步使之可能的电子电路和 电路部件(包括晶体管)的尺寸的惊人减小，以及制造晶体管和集成电 路的不断降低的每部件成本，导致了日益复杂且密集图案化的集成电路 和电子器件的发展。例如，接近纳米尺度的集成电路制造技术的发展为 复杂且非常高速的处理器的发展提供了基础，这些处理器驱动现代计算 机和处理器控制的电子器件，包括个人计算机，家庭娱乐系统，和飞 机、汽车、机床、医疗器械、科学仪器中所使用的多种处理器控制的机 器和电气系统，以及许许多多其他产品及系统。经济且可靠地制造晶体 管的密集大规模阵列的能力已经导致例如薄膜晶体管LCD监控器和TV 屏幕的发展和商业化。
然而，随着电路变得越来越小以及制造得越来越密集，制造误差经 常变得更难以控制。甚至是在制造过程期间的微小灰尘的存在或者光刻 掩膜的亚微米级(submicroscale)未对准，也能够导致几十到几百个 亚微米级电子部件的制造缺陷，所述电子部件包括晶体管和基于晶体管 的逻辑门。这些缺陷的累积迅速导致有缺陷的电路和器件，以及急剧降 低通过当前采用的制造工艺生成的操作器件的产率。因为这个原因，以 及因为利用新兴技术使得能够制造电子电路部件的尺度越来越小，进一 步恶化了与制造缺陷相关联的问题，正在施行大量研究和开发来改善电 路、集成电路和电子器件中的缺陷容限。很多这些技术能够被同等地应
用于制造之后发生的电子电路部件中的故障。
用于容许缺陷和容许故障的很多方法依赖于在电路、器件和系统中
包含冗余的部件，使得如果一组多个冗余部件中的单个部件发生故障，
4该组多个冗余部件中剩余的操作部件可以继续提供希望的功能性。可以 在大规模的部件水平上、在电子电路和集成电路内的模块水平上以及在 更小的水平上采用冗余。然而，在电路和器件内包含冗余会增加制造成 本、功耗以及有时增加系统的复杂度，从而引入新类型的故障和制造缺 陷的机会。例如，虽然四引擎飞机直观上看起来可能比双引擎飞机固有 地更安全，但是在一些情况下，故障分析显示，四引擎飞机中的控制和 监控系统的增加的复杂度实际上可能不止抵消来自两个冗余的引擎的 安全性增益。因为这个原因，电路、集成电路和电子器件的设计者和制 造商不断寻找新的方法和手段来增加电路、集成电路和电子器件的缺陷 容限和故障容限，而无需不必要地增加电路和器件的复杂度，无需不必 要地增加电路和器件的制造成本和功耗，以及不会产生缺陷和故障的新 模式和机会，所述缺陷和故障抵消利用容许缺陷和故障的方法和手段获 得的增益。

发明内容
本发明的 一 个实施例是 一 种用于构造容许缺陷和故障的多路信号 分离器的方法。该方法能够应用于纳米尺度、微尺度或更大尺度的多路 信号分离器电路。多路信号分离器电路能够被视为一组与门，其中每个
与门包括在许多地址线或地址线衍生(address-line-derived)信号线 与丰命出4言号线之间的可逆切才奐(reversibly switchable)互连。每个 可逆切换互连包括一个或多个可逆切换元件。在某些多路信号分离器实 施例中，采用丽0S和/或PM0S晶体管作为可逆切换元件。在表示本发 明 一个实施例的方法中，在每个可逆切换互连中采用两个或更多个串联 连接的晶体管，使得在高达比串联互连的晶体管的数量少 一 的数量的所
述晶体管中的短路缺陷不导致该可逆切换互连的故障。此外，使用差错 控制编码技术来引入附加的地址线衍生信号线和附加的可切换互连，使 得即使当许多个体的、可切换的互连有开路缺陷时，多路信号分离器也 能工作。本发明的附加实施例包括多路信号分离器，该多路信号分离器 包含在可逆切换互连内的可切换元件的串4关冗余，以及可逆切换互连和 地址线衍生信号线的并联冗余。 -


图1A-B示出在数字逻辑电路中使用的丽0S晶体管的操作。
图2示出数字逻辑电路内的丽0S和PM0S晶体管的操作特性。
图3A-C示出在丽0S晶体管中可能发生的两种类型的缺陷。
图4A-B示出根据本发明一个实施例的一种用于在电路中包含冗余
晶体管以便该电路能够经受个体(individual )晶体管的缺陷或故障的技术。
图5示出根据本发明一个实施例的2Sx2P复合晶体管内的导致起 作用的(functional)和不起作用的(nonfunctional) 2S x 2P复合晶 体管的工作(working )、有开路缺陷和有短路缺陷的个体晶体管的某些 组合。
图6和7示出根据本发明一个实施例的基于一起组成2Sx2P复合 晶体管的单个晶体管中的短路缺陷和开路缺陷的已知比率计算2 S x 2 P 复合晶体管的可靠性。
图8示出根据本发明一个实施例的12-晶体管可逆切换元件，该12-
晶体管可逆切换元件包括三个并联支路，每个支路由四个串联联接的简 单晶体管组成。
图9A-B示出两个不同类型的与(AND)门。
图10示出基于并联与门的简单双地址线多路信号分离器，该与门
基于PM0S晶体管。
图ll示出图IO所示的基于PMOS晶体管的多路信号分离器的操作。 图12A-D示出当所有部件PM0S晶体管起作用时以及当某些部件
PM0S晶体管有缺陷时图10-11所示的基于PM0S晶体管的多路信号分离
器的功能状态。
图13-14示出一种用于产生表示本发明一个实施例的容许缺陷和故 障的多路信号分离器的途径。
图15-16示出表示本发明一个实施例的、等效于图10-11和14所 示的多路信号分离器的容许缺陷和故障的多路信号分离器。
图17A-H使用与图12A-D中所用相同的图解规定，示出了表示本发 明一个实施例的图16所示的多路信号分离器的多种功能状态。
具体实施例方式
本发明涉及电路的设计，所述电路包括在纳米尺度、微尺度以及更
6大尺度的多路信号分离器电路。本发明的实施例提供了 一种用于设计容 许缺陷和故障的多路信号分离器的方法。在很多不同的应用中多路信号 分离器被用于信号线和部件的基于地址的访问。本发明的附加实施例包 括多种类型的多路信号分离器电路和基于多路信号分离器的器件，其包 含串联切换元件冗余和并联地址线衍生信号线冗余，以便改善在可逆切 换互连内的可逆切换元件中的短路缺陷和开路缺陷。并联冗余基于针对 多种信息存储和信息传输以及接收应用所开发的差错控制编码技术。在 下面的第一小节中，提供差错控制编码技术的概述。在第二小节中，讨 论本发明的实施例。
差错控制编码技术
本发明的实施例采用从差错控制编码中的公知技术导出的概念。此
领域的极好参考是1 983由新泽西州Prentice-Hall公司出版的作者为 Lin和Costel lo的教牙+书 "Error Control Coding: The Fundamentals and Applications'^在该小节中，阐述了在差错控制编码中使用的检 错和纠错技术的简述。附加细节能够从上面参考的教科书或从该领域的 很多其他的教科书、论文以及期刊文章获得。本小节表示某些类型的差 错控制编码技术的数学上相当精确但是简洁的描述。本发明为了不同的 目的采用这些差错控制编码技术中所固有的概念。差错控制编码技术系 统地引入补充位或符号到纯文本消息中，或者使用比绝对所需更多数量 的位或符号来对纯文本消息进行编码，以便在编码的消息中提供信息， 以允许检测到以及在一些情况下校正存储或传输中产生的误差。当将码 字视为矢量空间中的矢量，并且码字之间的距离是根据码字的矢量减法 得到的度量时，该补充或比绝对所需更多的位或符号的一个效果是，增 加有效码字之间的距离。本发明采用在差错控制编码中使用的概念来添 加补充的地址线衍生信号线从而增加有效地址之间的距离以便相应地 增加信号分离，以及从而在多路信号分离器中提供开路缺陷容许，其中 所述信号分离以为了寻址信号线所需要适当设置的可逆切换互连的数 量来度量。因此，在本发明中，差错控制编码的纯文本和编码消息类似 于输入地址和编码地址，以及差错控制编码中的附加或多于所需数量的 符号或位类似于补充或多于绝对所需数量的地址线衍生信号线。
在描述检错和纠错时，有用的是将要发送、存储和恢复(retrieve)的数据描述为一个或多个消息，这里，消息^包括符号的有序序列A,
A是域F的元素。消息A能够被表示为
域F是对乘法和加法封闭的集合，该集合包括乘性和加性逆。在计 算误差的检测和校正中通常采用包括整数的子集的域，该整数的子集具 有等于质数的大小，其中加法和乘法算子被定义为模加法和模乘法。实 际上，通常采用二进制域。通常，将原始消息编码为消息c,该消息c 还包括域F的元素的有序序列，表示为如下
^(Co,q，…,0其中c'eF。
块编码技术以块的方式对数据进行编码。在这个讨论中，能够将块 视为包括固定数量k个符号的消息// ,该消息被编码为包括n个符号 的有序序列的消息c。编码消息c通常包含比原始消息^数量更大的符 号，以及因此n大于k。在编码消息中的r个额外符号被用于携带冗余 检验信息以允许以非常高的检测概率检测出传输、存储和恢复期间发生 的误差，以及在很多情况下允许校正这些误差，其中r等于n-k。
在线性块码中，2k个码字形成域F上的所有n-元组的矢量空间的k 维子空间。码字的汉明权重是码字中非零元素的数量，以及在两个码字 之间的汉明距离是两个码字不同的元素的数量。例如，考虑下面的两个 码字a和b,假设元素来自二进制域
a=(l 0 0 11)
b=(l 0 0 0 1)
码字a的汉明权重为3,码字b的汉明权重为2,以及因为码字a 和b仅仅第四元素不同，所以码字a与b之间的汉明距离为1。线性块 码经常用三元素元组[n，k,d]指定，其中n是码字长度，k是消息长度或 者等效为码字数量的底数为2的对数，以及d是在不同码字之间的最小 汉明距离，等于码中的非零码字的最小汉明权重。
当在数据的传输、存储和恢复期间没有发生误差时，对用于传输、 存储和恢复的数据进行编码以及随后对编码的数据进行解码能够用记 号描述如下
<formula>formula see original document page 8</formula>
这里，c(s)是在传输之前的编码消息，以及c(r)是初始恢复或接收 的消息。因此，对初始消息//编码以产生编码消息c(s),该编码消息及存储，以及接着随后作为初始接收消息
c(r)被恢复或接收。当没有被破坏时，然后将初始接收消息c(r)解码以 产生原始消息A 。如上指出的，当没有误差发生时，原始编码消息c(s) 等于初始接收消息c(r),并且初始接收消息c(r)被直捷了当地解码到 原始消息^ ,而无需纠错。
当在编码消息的传输、存储或恢复期间发生误差时，消息编码和解 码能够表示如下
c (s) —c (r)—々)
因此，如上所述，最终消息外可能等于或可能不等于初始消息"力，这 取决于用来对原始消息^")编码并对初始接收消息c(r)解码或重构以 产生最终接收消息WO的检错和纠错技术的保真性(f ide 1 i ty )。检错是 确定c (r) (s)的过程，而纠错则是从被破坏的初始接收消息重构初始 编码消息的过程 c (r) —c (s)
编码过程将符号化为//的消息转换为编码消息c。可选地，能够认 为消息A是包括来自由F的元素组成的符号系统(alphabet )的符号的 有序集合的字，且能够认为编码消息c是同样包括来自F的元素的符号 系统的符号的有序集合的码字。字A可以是从F的元素中所选择的k个 符号的任何有序组合，而码字c经由下述编码过程被限定为从F的元素 中所选择的n个符号的有序序列
线性块编码技术通过认为字A是k维矢量空间中的矢量，以及将矢 量^乘以生成矩阵，来对长度为k的字进行编码，如下
将以上等式中的符号用记号展开，产生以下可选表达式的任何一(c。，c，，…，c"—，) = (//。，//),.
其中g,. 二(g,，0,&,"g,，2…g,VM)
线性块码的生成矩阵G能够具有以下形式
— /V—,1000
010 .0
0010
/Vu 000 -1
或者，可选地为
G、 =A,U。
由此，生成矩阵G能够被布置为矩阵P增补k x k单位矩阵Ik,k的形 式。以这种形式的生成器生成的码称为"系统码"。当该生成矩阵被应 用于字^时，得到的码字c具有以下形式
c = (c。 ， c，...,cr _，//0,//，…,An )
其中c, = + 。
注意，在该讨论中，采用其中校验符号在消息符号之前的规定。也 可以使用可代替规定，其中校验符号跟在消息符号后面，其中将生成矩 阵中的奇偶校验和单位子矩阵插入(interpose)以生成符合该可代替 规定的码字。因此，在系统性线性块码中，码字包括r个奇偶校验符号 Ci，后面跟着包括原始字/z的符号。当没有发生误差时，原始字或消息^ 以纯文本形式在对应的码字中出现，并且能够容易地从该对应的码字中 提取出来。奇偶校验符号结果是原始消息或字A的符号的线性组合。
第二个有用的矩阵的一个形式是奇偶校验矩阵Hr,n，定义为
Hr" =[Irr|—Pr]
或者等效地，
10<formula>formula see original document page 11</formula>
奇偶校验矩阵能够用于系统性检错以及纠错。检错和纠错包括如下
所示的根据初始接收或恢复的消息c(r)计算校验子S: 其中HT是奇偶校验矩阵化,n的转置，表示为
<formula>formula see original document page 11</formula>
注意，当采用二进制域时，x=-x，从而在lf中上面所示的负号通常 不显示。
汉明码是为了纠错目的而创建的线性码。对于任何大于或等于3的 正整数m，存在一个汉明码，该汉明码具有如下的码字长度n、消息长 度k、奇偶校验符号的数量r以及最小汉明距离d^:
n=2m-1
k=2n'tl
r=n-k=m
dmi =3
用于汉明码的奇偶校验矩阵H能够表示为 H =[I |Q]
其中L是m x m的单位矩阵，以及子矩阵Q包括所有2m-m-l个不同 的列，所述列是m-元组，每个m-元组具有2个或更多个非零元素。例 如，对于01=3来说，用于[7， 4， 3]线性块汉明码的奇偶校验矩阵为H
1 0 0 0 1 1 1 0 10 1110 0 0 1 I 0 1 1
用于汉明码的生成矩阵给出如下
l乂 2m-m_lJ
其中，QT是子矩阵Q的转置，以及12 _,是(2m-m-l ) x (2m-m-l)
的单位矩阵。通过从奇偶校验矩阵H中系统地删去1列，能够大体获得 用于缩短的汉明码的奇偶校验矩阵H，，其中
n=2m-1-1
k=2 tH
r=n—k=m
dmi > 3
如下文将要讨论的，本发明的一个实施例包括将上述差错控制编码 技术应用于非常不同的问题空间，其中，不是从长度为k的消息生成长 度为k+r的码字，而是使用[n，k，d]线性块码生成多路信号分离器中 2(k+r)个地址线和地址线衍生信号线与2k个输出信号线之间的互连，使 得即使到每个输出信号线具有多达d-l个有开路缺陷的互连，还能够通 过k-位输入地址对2k个输出信号线的每一个进行唯一寻址。换句话说， 本发明的 一 个实施例包括将差错控制编码技术应用于多路信号分离器 设计，以便该多路信号分离器对于有开路缺陷的可逆切换互连是容许缺 陷和故障的。
在不同应用中采用其他类型的码来增加码字之间的汉明距离。很多 这些可选的码不具有线性块码的便利属性，包括使用生成矩阵的容易 产生，以及允许直接从码字读取编码值的线性块码的透明、贯通
(pass-through)特征。对于线性块码来说，纯文本消息直接转换为码 字，该码字另外还包括奇偶校验符号或位。在其他类型的码中，不能在 对应的码字中直接读出纯文本消息。在这两种情况下，码字包含比列举
(enumerate )要编码的所有有效消息绝对所需更多的数量的符号或位。 在线性块码的情况下，附加的符号或位是对纯文本符号或位进行补充的 奇偶校验符号或位，而在其他类型的码中，有效消息被分布遍及
(throughout )维度等于码字尺寸的矢量空间。应该注意，在本发明的 以下描述中，术语"补充地址线"指的是奇偶校验地址线，类似于线性 块码中的奇偶校验符号或位，或者指的是多于绝对所需的数量的地址
12线，类似于这些其他类型的码中多于所需的数量的符号或位。然而，这 些其他码可以具有在不同应用中提供效用的不同优点。
组合码提供用来增加码字之间的汉明距离的直捷了当的途径。为了
创建组合码(也称为"等重码"或"r-热码(r-hot code)"),可以从n 个位的总码字空间中选择具有固定数量个1的r个位的组合，以产生长
度为n的c;"
"！
个码字。当然，能够通过从n个位的总码字空间中
H(/7 —。！
选择具有固定数量个0的r个位的组合，产生具有同样数量个码字的对
称石马。例如，包4舌C::
=165个码字的组合码能够通过选择恰好3
个位具有值 字
11100000000 "000000100 10100010000 10010100000 1000" 00000 10000"0000 10000010100 10000000110 01100010000 01010100000 01001100000 01000110000 01000010100 01000000110 00110001000 00101001000 00100100100 00100010001 00100000011 00011000001
H(w-r)!
'T，的所有可能的11-位码字来获得，在以下表格中提供码
11010000000 "000000010
10001010000
10000101000
10000010010
10000000101
01100001000
01010010000
01001010000
01000101000
01000010010
01000000101
00110000100
00101000100
00100100010
00100001100
00011100000
00010110000
11001000000 11000000001 10100000100 10010001000 10001001000 10000100100 10000010001 10000000011 01100000100 01010001000 01001001000 01000100100 01000010001 01000000011
00010011000 00010010100 00010001001 00010000110 00001100100 00001100010 00001010001 00001001100 00001000011 00000111000 00000101010 00000101001 00000011010 00000011001 00000001101 000000010"
00101000010 00100100001 00100001010 00011010000 00010101000 00010010010 00010000101 0000" 00001 00001001010 00000110100 00000100110 00000010110 000000001"
表1
11000100000 10110000(^0 10100000010 10010000100 10001000100 10000100010 10000001100 01110000000 01100000010 01010000100 01001000100 01000100010 01000001100 00111000000 00110000001 00101000001 00100011000 00100001001 00011001000 00010100100 000^10010001 000100000"
11000010000 10101000000
10100100000
10010000010
10001000010
10000100001
10000001010
01101000000
01100000001
01010000010
01001000010
01000100001
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00101100000
00化0110000
00100010100
00001001001 00000110010 00000100101 00000010101
00011000100 00010100010 00010001100 0000" 10000 00001010100 00001000110 00000110001 00000100011 000000100"
10010000001
10001000001
10000011000
10000001001
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01000001001
00110010000
00101010000
00100101000
00100010010
00100000101
00011000010
00010100001
00010001010
00001101000
00001010010
00001000101
00000101100
00000011100
00000001110
将消息编码为组合码稍微复杂些，但是在逻辑电路水平上可以直捷
了当地构造用于此的逻辑。组合码具有保证的最小汉明距离2,以及可
以具有显著更好的码字之间的平均汉明距离分离。例如，在以上的
11
码中，在码字之间的平均汉明距离是4. 39。因为这些组合码具有相等的权 重，组合码还具有在相对较窄范围内产生总信号可区分性的优点，其 中权重被定义为具有值"1"的位的数量。
另一种称为"随机"码的类似类型的码，通过选择固定长度的随机 码字来获得。例如，能够选择固定长度的、二进制的、n-位码字尺寸， 并选择充足数量的随机n位二进制数，以便获得希望数量24々二进制码 字，其中n〉Ak。 A的值越大，则码字之间的期望最小汉明距离越大。当 创建随机码时，能够执行距离检验，以丟弃汉明距离小于关于已经选择 的那些码字的最小值的新码字，以及能够使用具有近似相等数量的"1" 和"0"位的随机码字以便获得增加的平均汉明距离和增加的期望最小 汉明距离。
在本发明的方法和系统中可以采用的又一种类型的码是随机线性 码。在随机线性码中，在线性约束下随机地产生生成矩阵，而不是生成 为奇偶校验矩阵与单位矩阵的组合，该奇偶校验矩阵由表示奇偶校验和 的信息元素的线性和产生。随机线性块码通常不是系统性的，但是是线 性的。
大体说来，在本发明的方法和系统中可以采用的码可以是系统性且 线性的、系统性且非线性的、非系统性且线性的或者非系统性且非线性 的。例如，如果C是码，以及u是任意的n-矢量，则陪集C，=u+C= {u+c: c e C} 是具有相同距离属性的另 一码，以及因此具有相同的校错和缺陷容限性 能。如果C是线性的，以及u非零，则C，是技术上非线性的仿射空间。 随机码通常不是系统性的也不是线性的。虽然线性块码具有在以下讨论 的应用中有吸引力的属性，在本发明的各个实施例中也可以采用线性 码、系统码以及非线性、非系统性码。
本发明的实施例
图1A-B示出在数字逻辑电路中使用的丽0S晶体管的操作。在数字 逻辑电路中使用晶体管作为电压控制或电流控制的开关，其允许或防止 来自源极输入的电压或电流信号传输到漏极输出。在图1A中，以剖面 示意性示出NM0S晶体管102。该丽0S晶体管包括p型掺杂硅基板104, 其中，制造两个高度n型掺杂沟道106和108。导电多晶硅栅极110叠 置在这两个n型掺杂沟道106和108之间的p型掺杂石圭基板的区域上，
14并由薄二氧化硅绝缘层112与该p型掺杂硅基板分开。在图1A中，通过电阻器116对源极和漏极施加114电压VDD,而源沟道106保持与栅极IIO相同的电压。在这些条件下，没有电流流过丽OS晶体管。包括丽OS晶体管102的在图1A的顶部所示的电路在图U的下部中示出为电路示意图118。该丽OS晶体管作为具有小的内阻r。。122的开路开关120进行操作。
图1B示出对丽OS晶体管的栅极施加电压使得丽OS晶体管导通电流。图1B使用与图1A中所用相同的图示规定。当对栅极110施加电压124时，如图1B中所示，从栅极抽出电子，剩下具有累积的正电荷的栅极。在栅极中的累积正电荷吸引来自p型掺杂硅基板104的负电荷，所述负电荷在将n型掺杂源沟道106与n型掺杂漏沟道108互相连接的层或沟道126中累积。该带负电的沟道126能够运送电流，由此完成电路以及允许电流从源极流到漏极。在图1B的下部中的示意电路图示出当闭合丽OS晶体管开关120时获得的电路。
在现代电路和电子器件中采用多种不同类型的晶体管，包括称为金属氧化物半导体场效应晶体管("MOSFET，，)的晶体管种类，其包括丽OS和PMOS晶体管。图2示出在数字逻辑电路中的丽OS和PMOS晶体管的操作特性。在图2中用示意图202图示的丽OS晶体管当对栅极施加"0"逻辑信号时断开，而当对栅极施加'T，逻辑信号时闭合，如图2中提供的表204的第一行所示。逻辑信号"1"经常用正电压电子地表示，而逻辑信号"0"经常用接地或基准电压电子地表示，不过可以使用可选的规定。用图2中的示意图206图示的PMOS晶体管具有相反的开关规定，如在图2中提供的表204的第二行所示。
在晶体管的制造期间频繁地发生两种类型的缺陷，并且后来在电路和器件中的晶体管的工作期间形成故障。图3A-C示出在丽0S晶体管中可能发生的两种类型的缺陷。如图3A所示，起作用的丽OS晶体管302当对栅极304施加逻辑信号"0"时用作断开的开关，而当对栅极306施加逻辑信号"1"时用作闭合的开关。如图3B所示的固定开路(stuck-open)缺陷或开路缺陷导致NMOS晶体管保持断开开关状态，而不管输入到栅极的逻辑信号如何。如图3C所示的短路缺陷导致丽OS晶体管保持闭合导通状态，而不管输入到栅极的逻辑信号如何。开路和短路缺陷也在PMOS晶体管和其他类型的晶体管中发生。没有容许缺陷和故障的防备(provision),开3各缺陷和短3各缺陷大体导致其中包含有缺陷的晶体管的不起作用的器件。即使能够将制造期间发生开路缺陷或短路缺陷的概率控制到相对较低，在现代电路、集成电路和电子器件中使用的大量晶体管导致有缺陷地制造的电路、集成电路和电子器件的概率非常大，而不管个体晶体管中的缺陷的概率相对较低。为此，采用多种技术以允许电路、集成电路和电子器件容许某些数量的有缺陷地制造的晶体管并依然以希望的方式工作。如上所讨论的，这些技术中的很多技术依赖于在器件和系统中包含冗余的模块、电路或更大部件，使得在多个冗余的电路、模块或部件中的一个中的缺陷或故障不会导致整个装置或系统故障。
图4A-B示出根据本发明一个实施例的、用于在电路中包含冗余的晶体管以便电路能够承受个体晶体管的缺陷或故障的一种技术。图4A示出复合蘭0S晶体管402,其具有栅极404、源极406以及漏极408。复合晶体管包括四个简单的丽0S晶体管410-"3。这四个简单晶体管410-413的栅极被电子连接到复合晶体管的栅极404,其中两对简单丽OS晶体管(410， 412 )和(411， 413)串联连接在两个并联电路支路中，该两个并联电路支路将源极406连接到漏极408。图4B示出复合晶体管的示意图示。图4A-B所示的复合晶体管表示下面讨论的更大类别的复合晶体管。这种更大类别的复合晶体管的复合晶体管称为"nSxmP复合晶体管"、"nSxmP晶体管"或者简称为"复合晶体管"。在记号"nSxmP"中，n指的是在nSxmP晶体管的每个并联支路中串联连接的简单晶体管的数量，而m指的是在nSxmP晶体管中的并联支路的数量。根据上述对于复合晶体管的记号，图4A-B中所示的复合晶体管是2S x W晶体管。
复合晶体管能够承受短路和开路缺陷的多种组合。图5示出根据本发明一个实施例的2Sx2P复合晶体管中的工作的、有开路缺陷的以及有短路缺陷的个体晶体管的某些组合，这些组合导致起作用的和不起作用的2Sx2P复合晶体管。在图5中，两个垂直列502和504示出起作用的2Sx2P复合晶体管，而第三垂直列506示出不起作用的2Sx2P复合晶体管的示例。每个复合晶体管的功能状态在图5中用图示出，例如用图508示出，其中每个简单晶体管用圓510-513表示，以及其中栅极514、源极515和漏极516与图4A中示意性示出的栅极、源极和漏极的
16位置对应地定位。标记"W"表示工作的或起作用的简单晶体管，标记"0"表示开路缺陷的简单晶体管，而标记"S"表示短路缺陷的简单晶
体管。当所有四个简单晶体管工作时，如图5的第一列502中的功能状态图508所示，该2Sx2P复合晶体管是起作用的。当单个简单晶体管有短路缺陷时，如图520中所示，复合晶体管仍然起作用。通过与有短路缺陷的简单晶体管在相同支路中的工作晶体管5 2 4对该有短路缺陷的晶体管522进行补偿。当工作晶体管524断开时，尽管有短路缺陷的晶体管，没有信号传输通过该支路。如图526中所示，两个有短路缺陷的简单晶体管导致起作用的2S x 2P复合晶体管，在2S x 2P复合晶体管的这两个并联支路的每一个中有一个这样的有短路缺陷的简单晶体管。在某些情况下，例如在由图5中的图528所示的情况下，即使当这四个简单晶体管中的三个有缺陷时，2Sx2P复合晶体管仍然起作用。然而，在其他情况下，两个或更多个有缺陷的简单晶体管导致不起作用的2Sx2P复合晶体管，其示例在图5中的第三列506中示出。例如，如图530中所示，在复合晶体管的两个支路的每一个中的有开路缺陷的晶体管导致不起作用的有开路缺陷的2S x 2P复合晶体管。如图532中所示，在2Sx 2P复合晶体管的单个支路中的两个有短路缺陷的简单晶体管导致有短路缺陷的复合晶体管。
使用nSxmP复合晶体管而不是简单晶体管能够导致在电路内显著增加的缺陷和故障容限。复合晶体管自身具有的可靠性大于组成其的个体的简单晶体管的可靠性。图6和7示出根据本发明一个实施例的、基于一起组成2Sx2P复合晶体管的单个晶体管中的短路缺陷和开路缺陷的已知比率计算该2S x 2P复合晶体管的可靠性。2S x 2P复合晶体管602的功能状态能够被视为许多不同二维二进制模式(binary pattern)中的一个。表示2Sx2P复合晶体管的功能状态的每个二进制模式604包括12个单元(cell )，诸如单元606。每个单元用晶体管编号，以及从上述功能状态"W"、 "S"和"0"中选择的功能状态来索引，所述晶体管编号诸如表示2Sx 2P复合晶体管中的第一简单晶体管610的编号"r，608。单元的二进制数字内容指示对应于该单元的简单晶体管当前是否具有与该单元对应的状态。在随后的图中，符号"X"指示对应的晶体管具有对应的状态，而在单元中不显示符号则指示对应的晶体管不具有对应的状态。因为这四个晶体管的每一个能够占据三个状态中的一个，
17所以具有81个不同的二进制模式，该81个不同的二进制模式描述2S x 2P复合晶体管的所有可能功能状态。
在表示功能状态的二进制模式中的两种类型的模式表示有缺陷的 2Sx 2P复合晶体管。第一类型的模式612包括在2Sx 2P复合晶体管的 相同支路中的两个有短路缺陷的晶体管，其中二进制模式的前两行表示 第一支路，而二进制模式中的后两行则表示第二支路。这些模式包括在 短;洛缺陷列614中的两个相邻的"X"符号，所述两个相邻的"X"符号
或在模式的前两行中或在模式的后两行中。另外的两个晶体管可以具有 三个状态"W"、 "S"和"0"中的任何一种。因此，存在表示有短路缺 陷的2Sx2P复合晶体管的18个不同的状态或二进制模式。第二类型的 二进制模式616表示有开路缺陷的2Sx2P复合晶体管。在这些模式中， 在每个支路中至少一个"X"符号发生在开路缺陷列618中。换句话说， 当晶体管的至少以下对有开路缺陷时2Sx2P复合晶体管有开路缺陷
(1， 3), ( 1, 4)， ( 2, 3)和(2， 4)。存在表示有开路缺陷的2S x 2P复合 晶体管的36个二进制模式或者功能状态。假设晶体管故障是独立的事 件，通过基于在复合晶体管中包含的单个简单晶体管的已知缺陷率，计 算该2S x 2P复合晶体管的不同的81个功能状态或二进制模式的每一个 的概率，能够计算复合晶体管的统计故障率或缺陷率。
图7示出一个表格，该表格示出单个晶体管的缺陷率以及根据本发 明一个实施例的包含四个单个晶体管的2Sx2P复合晶体管的缺陷率。 单个晶体管的工作和缺陷概率在该表格的第一行702中示出，以及2S
x 2P复合晶体管缺陷的计算的概率在该表格的第二行704中示出。当该 单个晶体管总体上起作用的概率为95%、有短路缺陷的概率为3%以及 有开路缺陷的概率为2%时，2Sx2P复合晶体管起作用的概率总体为 99.7%。 95%与99. 7%的无缺陷概率之间的差异能够导致由多个单个晶体 管和2S x 2P复合晶体管组成的起作用的电路的产率的巨大差异。例如， 在使用简单晶体管的10-晶体管电路中，每个晶体管的95%的无缺陷概 率得到60%的电路无缺陷的概率，而由10个复合晶体管制造的相同器件 中，每个复合晶体管99. 7。/。的无缺陷的概率得到97%的电路无缺陷的概 率。在利用当前制造技术制造的实际器件中，以高得多的无缺陷概率来 制造晶体管。
通过更高阶的多晶体管可逆切换元件(诸如nSxmP复合晶体管，其中n〉2且m〉2)能够获得甚至更大的缺陷容限。例如，图8示出根据 本发明一个实施例的包括三个并联支路的12-晶体管可逆切换元件，每 个所述并联支路由四个串联连接的简单晶体管组成，或者换句话说，由 4Sx 3P晶体管组成。该12-晶体管可逆切换元件，或4Sx 3P晶体管， 能够容许在单个支路中的三个有短路缺陷的晶体管，以及能够容许两个 有开路缺陷的并联支路。更高阶的可逆切换元件(诸如nSxmP复合晶 体管)能够由任意许多m个支路组成，每个所述支路由任何数量n个串 联联接的简单晶体管组成。然而，随着在nSxmP复合晶体管中包括的 简单晶体管的数量的增加，在容许故障的电路或器件中的简单晶体管的 数量快速增加，相应地快速增加制造成本以及在一些情况下增加功耗。
图9A-B示出两种不同类型的与门。图9示出具有电压源VDD 902和 下拉电阻器904的串联与门。三个丽0S晶体管906-908串4关耳关接到一 起。三个地址线Ai、 A2和A3 910-912被分别输入到晶体管906-908的栅 极。与门的输出信号线914携带电压信号，所述电压信号表示这三个地 址线Ai、 A2和A3的逻辑状态的三3各(three-way)与。当所有三个地址 线具有逻辑状态'T，时，则如图2所示，所有三个丽OS晶体管906-908 闭合，将输出信号线914与电压源902连接。否则，当甚至单个地址线 具有逻辑状态"0"时，则输出信号线914从电压源902断开，且具有0 电压，通过下拉电阻器904连接到地。图9B示出采用PMOS晶体管的并 联与门。如在串联与门中的那样，PMOS晶体管916-918的栅极分别连接 到地址线A,920、 A2 92 1以及A3 922。当所有地址线处于逻辑状态"1" 时，所有PMOS晶体管断开，如图2所示，使得输出信号线924不连接 到地，而是通过上拉电阻器928仅连接到电压源926。如果甚至其中一 个地址线处于逻辑状态"0"，则输出信号线924连接到地并具有逻辑状 态"0"。
图10示出简单的基于并联与门的双地址线多路信号分离器，所述 与门基于PMOS晶体管。输入到地址线A。 1 002和A, 1 004的两位地址将 四个输出信号线1006-1 009中的一个设置为逻辑状态"1",同时将剩余 的输出信号线设置为逻辑状态"0"。因此，多路信号分离器允许利用唯 一的2-位地址对每个输出信号线进行寻址，或将之设置为逻辑状态"1"。 在可选实施方式中，可以将被寻址的输出信号线设置为逻辑状态"0", 同时将所有其他输出信号线设置为逻辑状态"1"。通常，多路信号分离
19器选择对应于或关联于输入地址的输出信号线，其中，选择通常意味着 将所选择的输出信号线设置为希望的逻辑状态。注意，每个地址线被划 分位携载与该地址线相同的逻辑状态的内部信号线以及携载与该地址 线的逻辑状态互补的逻辑状态的内部信号线，经由非门(诸如非门1010 ) 来设置互补内部信号线的逻辑状态。每个输出信号线通过上拉电阻器
1 004-1017连接到电压源1012。
图11示出图IO所示的基于PMOS晶体管的多路信号分离器的操作。 在图11中，地址"01"祐:输入到地址线1 002和1004。该输入地址导致 图11所示的断开和闭合的晶体管的模式。例如，地址线A。的"0"逻辑 状态导致在互补信号线1102上的逻辑状态"1",在互补信号线1102上 的逻辑状态"1"又断开PMOS晶体管1104和1106。相反地，输入到地 址线A！ 1 004的逻辑状态"l"导致在互补信号线1108上的逻辑状态"0", 在互补信号线1108上的逻辑状态"O"又闭合PMOS晶体管lllO和1112。 对应于输入地址"01"的输出信号线1 007不连接到地，并由此基本上 反映电压源1012的电压。所有其他的输出信号线1006和1008-1009通 过一个PMOS晶体管连接到地，并由此具有逻辑状态"0"。
图12A-D示出当所有部件PMOS晶体管起作用时以及当某些部件 PMOS晶体管有缺陷时图10-11所示的基于PMOS晶体管的多路信号分离 器的功能状态。在图12A-D中，以及在后续类似的图中，每个晶体管用 二维矩阵内的圆(诸如圓1202 )来表示，所述二维矩阵的每个单元表示 在地址线和地址线衍生的互补信号线与输出信号线之间的每个可能互 连。填充圆指示断开的晶体管，而未填充圆表示闭合的晶体管。用字符 "S，，标记的开圆指示有短路缺陷的晶体管，而诸如矩阵单元1204的完 全涂黑的矩阵单元指示有开路缺陷的晶体管。图12A示出如图11所示 输入地址为"01"的完全起作用(fully functional )的多路信号分离 器。四个PMOS晶体管是断开的1206-1209以及四个PMOS晶体管是闭合 的1 202和1210-1212。具有地址"01"的输出信号线具有逻辑状态"1" 1214，而剩余的输出信号线具有逻辑状态"0"。图12B示出具有有开路 缺陷的PMOS晶体管1204的多路信号分离器。地址"01"被输入到图12B 中的多路信号分离器。因为有开路缺陷的晶体管1204,两个输出信号线 1214和1216具有逻辑状态"1"。因此，多路信号分离器有缺陷，因为 在正常运行的多路信号分离器中，仅对应于输入地址的单个输出信号线12C示出当PM0S晶体管1218有短路缺 陷时多路信号分离器的功能状态。在这种情况下，当将地址"01"输入 到多路信号分离器时，没有输出信号线具有逻辑状态'T，。因此，图12C
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离器可能依然对于某些输入信号提供正确的输出。在图12D+,将地址 "00"输入到图12C中首次示出的有缺陷的多路信号分离器，导致输出 信号线的正确逻辑状态。图IO所示的基于PMOS晶体管的多路信号分离 器由此不能容许甚至单个有缺陷的晶体管。图10-11的基于PM0S晶体 管的多路信号分离器不能容许缺陷和故障。
图13-14示出用来创建表示本发明一个实施例的容许缺陷和故障的 多路信号分离器的一种途径。能够通过使用2Sx2P复合PMOS晶体管代 替简单PMOS晶体管，来创建容许缺陷和故障的并联与门。图13所示的 容许缺陷和故障的、基于复合PMOS晶体管的并联与门1 302能够容许如 上参考图6-7讨论的有开路缺陷和短路缺陷的部件晶体管的多种模式。 如图14中所示，等效于图10-11所示的多路信号分离器的容许缺陷和 故障的多路信号分离器能够用四个基于2Sx 2P复合PMOS晶体管的并联 与门来构造。虽然该多路信号分离器容许缺陷和故障，缺陷容许是以晶 体管数量的四倍增加的代价而获得的，所述晶体管数量的四倍增加在某 些情况下可能导致多路信号分离器的面积增加、多路信号分离器的制造 成本的增加以及多路信号分离器的功耗的增加。
图15-16示出表示本发明一个实施例的、等效于图10-11和l4所 示的多路信号分离器的容许缺陷和故障的多路信号分离器。图15示出 具有串联冗余PMOS晶体管的并联与门，所述并联与门容许短路缺陷。 图15所示的并联与门逻辑上等效于图9B和13所示的并联与门。然而， 图15所示的容许短路缺陷的并联与门1502经由两个串联联接的PMOS 晶体管将每个地址线与输出信号线互连。例如，地址线A, U(M经由这 两个串联联接的PMOS晶体管1508和1510被互连到输出信号线1506。 基于PMOS晶体管的串联冗余与门1502能够容许每个基于双PMOS晶体 管的可逆切换互连中的单个有短路缺陷的PMOS晶体管，所述可逆切换 互连将地址线联接到输出信号线。根据上面对于术语复合晶体管的讨 论，在图15的容许缺陷和故障的多路信号分离器中的每对串联联接的 PMOS晶体管可以被认为是2S x OP复合晶体管。
21图16示出表示本发明一个实施例的、逻辑上等效于图10-11和14
所示的多路信号分离器的多路信号分离器。该多路信号分离器由四个串
联冗余与门(诸如图15中所示的串联冗余的与门)组成。不同于先前
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号分离器包括两个内部补充信号线1602和1604。第一内部补充信号线 表示地址线A。 1606和A！ 1608的逻辑异或(X0R )。第二补充信号线160斗 在逻辑状态上与异或补充信号线1602互补。这两个补充信号线表示在 多路信号分离器中的增加的冗余度，其允许在每个与门中的附加的可逆 切换元件。通常，使用线性块码或其他差错控制编码技术来确定在补充 信号线与输出信号线之间的互连的模式，这些补充互连对应于在线性块 码和其他差错控制码中使用的冗余码符号，从而确保相邻编码地址之间 的正确汉明距离，使得能够容许最大数量为d-l的开路缺陷。通常，需 要编码器电路(诸如图16中在虚线框1620中包含的编码器电路)以根 据在先前小节中讨论的[n，k, d]线性块码，将每个输入k-位地址编码为 n-位内部编码地址。对于其他类型的差错控制码可能需要其他类型的编 码器。将图10所示的多路信号分离器与表示本发明一个实施例的图16 中所示的多路信号分离器进行比较，能够观察到相对于图10所示的多 路信号分离器图16的多路信号分离器中的可切换元件1610是新添加 的。通过附加的冗余垂直信号线使之可能的这些新添加的可逆切换元件 提供对于有开路缺陷的晶体管的缺陷容许。
图17A-H使用与图12A-D所采用相同的图示规定，示出图16中所 示的多路信号分离器的多种功能状态。图17A示出完全起作用的多路信 号分离器，对其输入地址"01"。自然，与地址"01"相关联的输出信 号线1702具有逻辑状态'T'，而剩余的输出信号线具有逻辑状态"0"。 图17B示出具有有开路缺陷的可切换元件1704的多路信号分离器的功 能状态。当对具有有开路缺陷的可切换元件的多路信号分离器输入地址 "01"时，所述多路信号分离器继续正常工作。图17C和17D示出表示
本发明 一 个实施例的多路信号分离器容许单个有开路缺陷的可切换元 件。然而，如图17E-F所示，两个有开路缺陷的可切换元件导致不起作 用的器件。如图17F中所示，当对具有两个有开路缺陷的可切换元件 1708和1710的多路信号分离器输入地址"OO"时，两个输出信号线1702 和1712具有逻辑状态"1"。类似地，图17G和17H示出表示本发明一
22个实施例的多路信号分离器能够容许在每个可切换元件中的单个有短 路缺陷的晶体管，但是当在单个可切换元件中发生两个有短路缺陷的晶 体管时则发生故障。
虽然已经根据昊体实施例对本发明进行了描述，不意图将本发明限 制为这些实施例。在本发明的精神内的修改对于本领域技术人员来说是
显而易见的。例如，多晶体管可逆切换互连(诸如nSxmP晶体管)的 广泛多种组合，以及补充内部信号线能够被用来根据本发明的多种方法 创建容许缺陷和故障的多路信号分离器。能够使用复合nSxmP晶体管 或更高阶nSxmP晶体管而无需附加的内部信号线，来创建容许缺陷和 故障的多路信号分离器。可选地，串联冗余的可逆切换互连(诸如nS x 0P晶体管)能够被用来容许有短路缺陷的晶体管，连同根据线性块码 或其他差错控制码引入的补充信号线用来容许有开路缺陷的晶体管。此 外，矩形更高阶多晶体管可逆切换的互连(诸如nSxOP晶体管，其中 串联冗余度n比并联冗余度m更高)能够与根据线性块码或其他差错控 制码引入的补充信号线组合。当对成本效率、复杂度以及其他这类的度 量和参数进行分析时，使用用于容许有短路缺陷的晶体管的串联冗余的 可逆切换的互连连同用于容许有开路缺陷的晶体管的根据线性块码或 其他差错控制码引入的补充信号线，显得比使用具有串联和并联冗余度 的复合或更高阶多晶体管可逆切换的互连成本效率更高且更不复杂，不 过用于设计容许缺陷和故障的多路信号分离器的最佳方法可能依赖于 应用。在上述的实施例中，描述了小的、2位可寻址的多路信号分离器， 但是本发明的实施例包括具有任意数量k个地址线或地址位以及多达2k 个输出信号线的多路信号分离器。此外，能够在本发明的多路信号分离 器中实施多种故障和缺陷容限范围，包括使用基本上任意数量的补充内 部信号线以及具有任何水平的串联和并联冗余度的更高阶多晶体管互 连。
为了解释的目的，前面的描述使用特定的术语来提供对于本发明的 彻底理解。然而，对于本领域技术人员来说明显不需要特定细节来实现 本发明。为了说明和描述的目的而提供本发明的特定实施例的前面描 述。它们不打算是穷举的或将本发明限制为公开的准确形式。考虑到以 上指导显然很多修改和变化是可能的。示出和描述实施例以最好地解释 本发明的原理及其实际应用，从而使得其他本领域技术人员能够最好地使用适于预期特定应用的本发明和具有多种修改的各种实施例。本发明 的范围意欲由以下的权利要求书及其等效物来限定
权利要求
1.一种容许缺陷和故障的多路信号分离器(图14和16)，包括若干地址线(1606、1608)，所述地址线接收输入地址；若干输出信号线(1006-1009)，每个所述输出信号线对应于地址；与所述若干地址线互补的若干信号线(1016)；以及若干容许缺陷的可逆切换的互连(图4B，1502)，所述若干容许缺陷的可逆切换的互连将地址线和互补的信号线互连到所述输出信号线，使得通过所述多路信号分离器选择对应于输入地址的输出信号线。
2. 根据权利要求1所述的容许缺陷和故障的多路信号分离器，其 中，所述容许缺陷的可逆切换的互连包括在若干并联冗余的支路的每一 个中的串联冗余的晶体管(410、 412以及"1、 413)。
3. 根据权利要求2所述的容许缺陷和故障的多路信号分离器，其 中，所述容许缺陷的可逆切换的互连是2S x 2P复合晶体管(402,图4B )。
4. 根据权利要求2所述的容许缺陷和故障的多路信号分离器，其 中，所述容许缺陷的可逆切换的互连是更高阶的nSxmP晶体管(图8), 所述更高阶的nSxmP晶体管容许有短路缺陷的部件晶体管且容许有开 路缺陷的部件晶体管。
5. 根据权利要求1所述的容许缺陷和故障的多路信号分离器，其 中，所述容许缺陷的可逆切换的互连(1502 )包括在m个支路的每一个 中的n个串联冗余的晶体管，其中n大于m,其中n大于或等于2,以 及其中m大于或等于1。
6. 根据权利要求5所述的容许缺陷和故障的多路信号分离器，还 包括补充信号线(1602 )和补充互补信号线(1604 )以及附加的可逆切 换的互连(1610);编码器电路(1620 ),所述编码器电路(1620 )根据输入地址生成内部编码;l也址；可逆切换的互连(1610),所述可逆切:换的互连将所述补充信号线 和补充互补信号线互连到所述输出信号线，使得通过所述多路信号分离 器选择对应于内部编码地址的输出信号线。
7. 根据权利要求6所述的容许缺陷和故障的多路信号分离器，其 中，所述编码器电路(1620 )根据[n，，k，d]线性块码由输入地址生成内部编码地址，以及其中所述容许缺陷和故障的多路信号分离器容许连接 到每个输出信号线的d-1个有开路缺陷的可逆切换的互连，以及容许在 每个可逆切换的互连中的比串联联接的晶体管的数量小 一 的晶体管中 的短^各。
8. —种复合晶体管(402,图8),包括 m个支3各；以及在所述m个支路的每一个中的n个串联联接的简单晶体管(410、 412以及411、 413 )。
9. 根据权利要求8所述的复合晶体管，其中n+m》1， n>l，且m> 0.
10. 根据权利要求8所述的复合晶体管，其中，所述简单晶体管包括PM0S晶体管(206 );NM0S晶体管(102 );以及各种附加类型的场效应晶体管。
全文摘要
本发明的一个实施例是一种用于构造容许缺陷和故障的多路信号分离器(图14和16)的方法。该方法能够应用于纳米级别、微米级别或更大级别的多路信号分离器电路。多路信号分离器电路能够被视为一组与门(图9A-B)，每个包括在许多条地址线(910-912以及920-922)或地址线衍生信号线与输出信号线(914和924)之间的可逆切换的互连。每个可逆切换的互连包括一个或多个可逆切换的元件(906-908以及916-918)。在某些多路信号分离器中，采用NMOS(102)和/或PMOS晶体管(206)作为可逆切换的元件。在表示本发明一个实施例的方法中，在每个可逆切换的互连中采用两个或更多个串联连接的晶体管(410、412以及411、413；1502)，以便多达比串联的互连的晶体管的数量少一的晶体管中的短路缺陷不导致可逆切换互连的故障。此外，使用差错控制编码技术来引入附加的地址线衍生信号线(1602、1604)以及附加的可切换互连(1610)，以便即使当许多个体的可切换的互连有开路缺陷时，所述多路信号分离器依然可以工作。
文档编号G06F11/10GK101517545SQ200780033921
公开日2009年8月26日 申请日期2007年7月11日 优先权日2006年7月12日
发明者P·J·屈克斯, S·R·威廉斯, W·罗比内特 申请人:惠普开发有限公司