专利名称：数字电路板的高速时钟监测系统的制作方法
技术领域：
本实用新型涉及电路板的时钟监测技术，具体是指数字电路板的高速时钟 监测系统。
背景技术：
随着数字信号处理技术的不断发展，很多传统的模拟信号处理技术都被数 字信号处理技术所替代，越来越多的系统集成了模拟电路和数字电路。如手机、 基站、电脑主机、显示器等都具有数字电路。而且，数字电路的技术也正不断 发展，正在往高速数字电路方向发展，这些数字电路都需要有高速的时钟参考
信号，很多芯片需要提供高达500MHz的时钟参考源。
而且，将来的数字电路板所需要提供的功能越来越多，而这些功能往往无 法利用一个芯片来实现，这样， 一个数字电路板上将会集成多种芯片，需要为 这些芯片提供不同的时钟源。而有些主要芯片丢失了时钟信号，将会无法实现 电路板功能或是损害电路板，所以，为了确保数字电路板的工作稳定性，需要 监测数字电路板上时钟信号源，以能在电路板丢失时钟源的状态下，采集一些 措施，重新恢复电路板工作或是替换数字电路板等，确保系统能继续正常工作。
由于数字电路板一般集成了多种芯片，需要多个不同频率的时钟源，所以， 需要有监测多路时钟的电路。在单路时钟监测电路的基础上，可以扩展成多路 时钟信号监测电路。
如图2所示，当监测的时钟源具有不同的频率，而且，分频后的时钟，也 无法得到一个统一的分频时钟时，就需要多个分频时钟监测电路来进行处理。 任一监测电路输出告警信息，就表明该数字电路出现了时钟丢失情况，需要时 钟监测系统及时进行处理。当监测的时钟源虽然具有不同的频率，但是，经分 频处理后的时钟，可以得到一个统一的分频时钟，这样，就只要一个分频时钟 监测电路即可实现监测。该类时钟监测电路如图3所示。
对于多路时钟监测电路，如果采用图3的方式，可以节省分频时钟监测电 路，但实际系统往往很难得到一个统一的分频时钟，所以，导致图3的应用方 式受到限制。对于多路时钟监测电路，虽然都可以采用图2的方式，但该处理方式需要 较多的时钟监测电路，使得整个监测系统比较复杂，需要较多的硬件和软件资 源支持。
采用判断分频时钟的周期是否正确进行时钟监测的电路，系统设计比较复 杂，没有采用判断输出电平是否正确的时钟监测电路设计简单，但又不利于系 统的扩展。
实用新型内容
本实用新型的目的在于克服现有技术的缺点，提出了一种数字电路板的高 速时钟监测系统，主要采用判断数字电路板输出脉冲信号的电平是否正确来监 测系统时钟参考源是否丢失，以解决传统监测系统复杂，需要具有稳定且不丢 失的高速时钟源、多路时钟分频电路等问题，以使得整个时钟监测系统更易于 实现，且具有很高的可靠性，同时，系统具有很好的可扩展性。
本实用新型的目的通过下述技术方案实现 一种数字电路板的高速时钟监 测系统，为单路时钟监测系统，其包括稳定且不丢失的低速时钟源及依次连接 的脉冲形成电路、判决电平产生模块、时钟丢失处理模块，所述脉冲形成电路 与数字电路板上的被监测时钟源连接，所述稳定且不丢失的低速时钟源同时与
脉冲形成电路、判决电平产生模块分别连接；所述稳定且不丢失的低速时钟源 的频率小于或等于数字电路板上被监测时钟源最低频率的一半。
被监测时钟源即为数字电路板上需要监测的时钟信号源，其可以为数字电 路板上任意一个需要监测的时钟源，其时钟频率要求大于或等于2倍的稳定且 不丢失的低速时钟源，否则，无法实现时钟的监测功能。
稳定且不丢失的低速时钟源主要作为时钟监测系统中脉冲形成电路和判决 电平产生模块的工作时钟源。该低速时钟源的频率要求小于或等于被监测的数 字电路板上最低时钟频率的一半。而且，该低速时钟源必须稳定且不易丢失， 因为该时钟源需要为监测系统中的各个模块提供参考时钟，该时钟源丢失，将 使得监测系统无法正常工作。由于该时钟源工作频率一般小于10MHz，所以，在 实际设计中，此类恒定的时钟源比较容易获得，也确保本实用新型提出的监测 系统具有很好的可行性，很容易实现。
为更好地实现本实用新型，在上述数字电路板的高速时钟监测系统的基础 上进行扩展，所述稳定且不丢失的低速时钟源还通过低速时钟源分频电路与脉 冲形成电路、判决电平产生模块分别连接。从而避免了上述数字电路板的高速时钟监测系统的应用限制，扩大了时钟监测系统的应用范围。
为更好地实现本实用新型，对于采用低速时钟源分频电路的情形，通过所 述低速时钟源分频电路实现对所述稳定且不丢失的时钟源进行分频处理，具体 分频倍数可以根据所述数字电路板上的最低时钟频率而定。
由于本实用新型中的时钟监测系统主要采用判断输出电平是否正确的监测 的方法，很容易进行系统扩展，实现对多路时钟的监测，艮口
一种数字电路板的高速时钟监测系统，为多路时钟监测系统，其包括稳定 且不丢失的低速时钟源、判决电平处理模块、时钟丢失处理模块及多个相互对 应连接的脉冲形成电路、判决电平产生模块，各个脉冲形成电路分别与数字电 路板上的各个被监测时钟源相应達接，所述稳定且不丢失的低速时钟源同时与 各个脉冲形成电路、判决电平产生模块分别连接；各个判决电平产生模块分别 与所述判决电平处理模块、时钟丢失处理模块连接，所述稳定且不丢失的低速 时钟源的频率小于或等于数字电路板上被监测时钟源最低频率的一半。
与单路高速时钟监测系统相似，所述稳定且不丢失的低速时钟源还通过多 个低速时钟源分频电路与各个脉冲形成电路、判决电平产生模块分别相应连接。
本实用新型与现有技术相比具有以下优点及有益效果-
1. 采用低频率的时钟源作为监测系统中参考源，节约资源，可行性强。对 于传统的时钟检测电路，都需要一个分频时钟电路，而分频时钟电路一般工作 在系统最高的时钟频率下，这样，系统需要一个稳定、不丢失的高速时钟参考 源。这在实际系统中，往往很难达到该要求。
2. 主要采用基于判断数字电路板输出电平是否正确来监测系统时钟参考源 是否丢失，系统设计简单。相比较传统的基于判断分频时钟的周期是否正确进 行时钟监测的电路，本系统的构造简单，易于实现。
图1是传统的单路时钟监测电路参考图2是传统多路时钟信号监测电路的一种形式；
图3是传统多路时钟信号监测电路的另一种形式；
图4为本实用新型数字电路板的高速时钟监测系统(单路)的结构示意图; 图5为本实用新型中所述脉冲形成电路产生的不同宽度的脉冲波形示意图； 图6为本实用新型中所述脉冲形成电路产生的不同相位的脉冲波形示意图; 图7为本实用新型数字电路板的高速时钟监测系统(单路)的另一种结构框架图8为本实用新型数字电路板的高速时钟监测系统(多路)的结构示意图； 图9为本实用新型数字电路板的高速时钟监测系统(多路)的另一种结构 示意图。
具体实施方式
下面结合实施例及附图对本实用新型作进一步详细的描述，但本实用新型 的实施方式不限于此。 实施例一
如图4所示，本数字电路板的高速时钟监测系统，为单路时钟监测系统时， 其包括稳定且不丢失的低速时钟源及依次连接的脉冲形成电路、判决电平产生 模块、时钟丢失处理模块，所述脉冲形成电路与数字电路板上的被监测时钟源 连接，所述稳定且不丢失的低速时钟源同时与脉冲形成电路、判决电平产生模 块分别连接；所述稳定且不丢失的低速时钟源的频率小于或等于数字电路板上 被监测时钟源最低频率的一半。
如图4所示，采用本实施例一所述数字电路板的高速时钟监测系统进行单 路高速时钟监测的工作过程是这样的
(1) 以所述稳定且不丢失的低速时钟源作为所述脉冲形成电路和判决电平 产生模块的工作时钟源；
(2) 在所述稳定且不丢失的低速时钟源的触发下，如果被监测时钟源没有 丢失，则所述脉冲形成电路输出的周期性脉冲信号的宽度范围为0.5M 2M，其 中M为所述稳定且不丢失的低速时钟源的脉宽(如图5所示)，且所述周期性脉 冲信号的相位可以随意调整(如图6所示)；如果被监测时钟源丢失，则根据本 系统所采用的告警方式来确定所述脉冲形成电路输出的相应电平信号的高低， 也即，如果是采用高电平告警，则本实用新型中的脉冲形成电路输出低电平信 号，如果是采用低电平告警，则本实用新型中的脉冲形成电路输出高电平信号；
(3) 所述判决电平产生模块根据所述脉冲形成电路的输出信号，在所述稳 定且不丢失的低速时钟源的触发下，输出高电平或低电平信号作为判决电平；
(4) 所述时钟丢失处理模块根据判决电平产生模块的输出信号，即可判别 被监测时钟源是否丢失即若系统采用低电平告警方式，则判决电平产生模块 的输出信号为高电平信号时，表示被监测时钟源正常工作，判决电平产生模块 的输出信号为低电平信号时，则表示被监测时钟源丢失；若系统采用高电平告 警方式，则反之；(5)当时钟丢失处理模块发觉被监测时钟源丢失，则将丢失的告警信息进 行上报处理，并启动时钟恢复处理，或是输出告警信息，提示对数字电路板进 行复位、检测、维护等处理。 实施例二
如图7所示，本实施例二的数字电路板的高速时钟监测系统是实施例一数 字电路^的高速时钟监测系统的基础上进行扩展，采用了低速时钟源分频电路， 即其稳定且不丢失的低速时钟源还通过低速时钟源分频电路与脉冲形成电路、 判决电平产生模块分别连接；其他结构与实施例一相同。从而避免了上述数字 电路板的高速时钟监测系统的应用限制，扩大了时钟监测系统的应用范围。
如图7所示，采用本实施例二所述数字电路板的高速时钟监测系统进行单 路高速时钟监测时，通过所述低速时钟源分频电路实现对所述稳定且不丢失的 时钟源进行分频处理，具体分频倍数可以根据所述数字电路板上的最低时钟频 率而定；其他工作过程与实施例一所述数字电路板的高速时钟监测系统的工作 过程相同。
实施例三
如图8所示，将实施例一的数字电路板的高速时钟监测系统扩展为多路时 钟监测系统时，其包括稳定且不丢失的低速时钟源、判决电平处理模块、时钟 丢失处理模块及多个相互对应连接的脉冲形成电路、判决电平产生模块，各个 脉冲形成电路分别与数字电路板上的各个被监测时钟源相应连接，所述稳定且 不丢失的低速时钟源同时与各个脉冲形成电路、判决电平产生模块分别连接； 各个判决电平产生模块分别与所述判决电平处理模块、时钟丢失处理模块连接， 所述稳定且不丢失的低速时钟源的频率小于或等于数字电路板上被监测时钟源 最低频率的一半。
如图8所示，与实施例一的单路高速时钟监测工作过程相似，采用本实施 例三所述数字电路板的高速时钟监测系统的多路高速时钟监测工作过程是这样 的 '
(1) 以所述稳定且不丢失的低速时钟源作为所述脉冲形成电路和判决电平 产生模块的工作时钟源；
(2) 在所述稳定且不f失的低速时钟源的触发下，如果被监测时钟源没有 丢失，则所述脉冲形成电路输出的周期性脉冲信号的宽度范围为0.5M 2M，其 中M为所述稳定且不丢失的低速时钟源的脉宽(如图5所示)，且所述周期性脉 冲信号的相位可以随意调整(如图6所示)；如果被监测时钟源丢失，则根据本系统所采用的告警方式来确定所述脉冲形成电路输出的相应电平信号的高低， 也即，如果是采用高电平告警，则本实用新型中的脉冲形成电路输出低电平信
号，如果是采用低电平告警，则本实用新型中的脉冲形成电路输出高电平信号；
(3) 所述判决电平产生模块根据所述脉冲形成电路的输出信号，在所述稳 定且不丢失的低速时钟源的触发下，输出高电平或低电平信号作为判决电平；
(4) 判决电平处理模块接收来自判决电平产生模块的输出信号，并进行毛 刺消除以及电平信号的逻辑相与或者相或处理，形成系统的总判决电平信号；
(5) 所述时钟丢失处理模块根据判决电平处理模块输出的总判决电平信 号，即可判别被监测时钟源是否丢失即若系统采用低电平告警方式，则总判 决电平信号为高电平信号时，表示被监测时钟源正常工作，总判决电平信号为 低电平信号时，则表示被监测时钟源丢失；若系统采用高电平告警方式，则反 之；
(6) 当时钟丢失处理模块发觉数字电路板上任一被监测时钟源丢失，则将 丢失的告警信息进行上报处理，并启动时钟恢复处理，或是输出告警信息，提 示对数字电路板进行复位、检测、维护处理，从而实现对整个系统多路时钟源 的监测。
实施例四
如图9所示，与单路高速时钟监测系统相似，本实施例四的数字电路板的 高速时钟监测系统是实施例三数字电路板的高速时钟监测系统的基础上进行扩 展，采用了低速时钟源分频电路，所述稳定且不丢失的低速时钟源还通过多个 低速时钟源分频电路与各个脉冲形成电路、判决电平产生模块分别相应连接。
如图9所示，与单路高速时钟监测方法相似，采用本实施例四所述数字电 路板的高速时钟监测系统进行多路高速时钟监测时，通过各个所述低速时钟源 分频电路实现对所述稳定且不丢失的时钟源进行分频处理，具体分频倍数可以 根据所述数字电路板上的最低时钟频率而定；其他工作过程与实施例三所述数 字电路板的高速时钟监测系统的工作过程相同。
如上所述，便可较好地实现本实用新型，上述实施例为本实用新型较佳的 实施方式，但本实用新型的实施方式并不受上述实施例的限制，其他的任何未 背离本实用新型的精神实质与原理下所作的改变、修饰、替代、组合、简化， 均应为等效的置换方式，都包含在本实用新型的保护范围之内。
权利要求1、一种数字电路板的高速时钟监测系统，为单路时钟监测系统，其特征在于包括稳定且不丢失的低速时钟源及依次连接的脉冲形成电路、判决电平产生模块、时钟丢失处理模块，所述脉冲形成电路与数字电路板上的被监测时钟源连接，所述稳定且不丢失的低速时钟源同时与脉冲形成电路、判决电平产生模块分别连接；所述稳定且不丢失的低速时钟源的频率小于或等于数字电路板上被监测时钟源最低频率的一半。
2、 根据权利要求1所述一种数字电路板的高速时钟监测系统，其特征在于: 所述稳定且不丢失的低速时钟源还通过低速时钟源分频电路与脉冲形成电路、 判决电平产生模块分别连接。
3、 一种数字电路板的高速时钟监测系统，为多路时钟监测系统，其特征在于包括稳定且不丢失的低速时钟源、判决电平处理模块、时钟丢失处理模块 及多个相互对应连接的脉冲形成电路、判决电平产生模块，各个脉冲形成电路 分别与数字电路板上的各个被监测时钟源相应连接，所述稳定且不丢失的低速 时钟源同时与各个脉冲形成电路、判决电平产生模块分别连接；各个判决电平 产生模块分别与所述判决电平处理模块、时钟秀失处理模块连接，所述稳定且 不丢失的低速时钟源的频率小于或等于数字电路板上被监测时钟源最低频率的 一半。
4、 根据权利要求3所述一种数字电路板的高速时钟监测系统，其特征在于: 所述稳定且不丢失的低速时钟源还通过多个低速时钟源分频电路与各个脉冲形 成电路、判决电平产生模块分别相应连接。
专利摘要本实用新型公开一种数字电路板的高速时钟监测系统，为单路时钟监测系统，其包括稳定且不丢失的低速时钟源及依次连接的脉冲形成电路、判决电平产生模块、时钟丢失处理模块，所述脉冲形成电路与数字电路板上的被监测时钟源连接，所述稳定且不丢失的低速时钟源同时与脉冲形成电路、判决电平产生模块分别连接；所述稳定且不丢失的低速时钟源的频率小于或等于数字电路板上被监测时钟源最低频率的一半。本实用新型采用判断数字电路板输出电平是否正确来监测系统时钟参考源是否丢失，以解决传统监测系统复杂，需要具有稳定且不丢失的高速时钟源、多路时钟分频电路等问题，整个时钟监测系统更易于实现，且具有很高的可靠性，同时具有很好的可扩展性。
文档编号G06F1/08GK201226112SQ20082004981
公开日2009年4月22日 申请日期2008年6月27日 优先权日2008年6月27日
发明者张跃军, 张远见, 胡应添 申请人:京信通信系统(中国)有限公司