专利名称：Dsp中的数据存储方法和存储控制装置的制作方法
技术领域：
本发明涉及通讯领域，尤其涉及一种DSP中的数据存储方法和存储控制装置。
技术背景
最新的DSP (Digital Signal Processor,数字信号处理器)芯片如TI的64x+系 列中，提供了接口实现大数据量数据的传输，例如AIF(Antenna ^1切什3(^，天线接口)。使 用天线接口时，需要持续使用EDMA (Enhanced Direct Memory Access，增强型直接内存存 取)从存储空间读数据和写数据。
现有技术中，DSP与支持天线接口的设备问通过AIF接口进行数据交互的示意图 如图1所示。其中，DSP通过天线接口和支持天线接口的设备X通过流传输协议来实现通 信。天线接口传输时，收发的两端并没有建立连接的过程，而是在约定的时间点在总线上进 行收发接收时，天线接口会一直收数据，通过EDMA交换网络将数据存放到存储空间(一般 包括内存和外存)。其中，对于在约定时间点之外接收的数据，会存放到一块无效数据存储 空间，在约定时间点内接收的数据，会存放到指定的有效数据存储空间；发送时，天线接口 会一直发数据，EDMA会将数据从存储空间转移到天线接口发送出去。具体的，在约定时间 点之外，EDMA会将指定的无效数据存储空间中存储的数据转移到天线接口上发送出去，或 将Idle数据通过天线接口发送出去；在约定时间点内，EDMA将指定的有效数据存储空间中 存储的数据转移到天线接口上发送出去，即天线接口上发送的是有效数据。
为了能在正确的时间点收发数据，EDMA需要通过自身计数来计算时间点。计数到 达有效数据时，进行有效数据的收发操作。
因为天线接口传输数据是常发常收的，因此收发数据时EDMA需要不停的从某块 存储区进行数据读写操作，这块存储区可能是图1中所示的内存和外存。如果同时还有其 他设备(CPU/外设等)访问相同存储区，则可能由于存储区的总线带宽限制，造成EDMA通 道阻塞，假如天线接口启动的EDMA优先级较低，则天线接口启动的EDMA通道将被阻塞。
天线接口的EDMA通道被阻塞将带来很严重的后果，此时EDMA搬移数据的时间点 会出现整体的延迟，导致收发数据的错位。如果提高天线接口启动的EDMA的优先级，则可 能会造成别的设备的EDMA阻塞，因为天线接口启动的EDMA是一直运行的，这种阻塞很可能 造成非常严重的错误。发明内容
本发明的实施例提供一种DSP中的数据存储方法和存储控制装置，用于解决DSP 中发生的EDMA拥塞情况。
本发明的实施例提供了一种数字信号处理DSP中的数据存储方法，应用于包括增 强型直接内存存取EDMA交换网络的DSP中，所述DSP与外部设备进行数据交互，所述方法 包括
进行数据接收时，在约定的时间点，通过所述EDMA交换网络将从所述外部设备接收到的数据存放到指定的有效数据存储空间；在约定的时间点外的其他时间点，通过所述 EDMA交换网络将从所述外部设备接收到的数据存放到指定的无效数据存储空间；
其中，还包括
进行数据发送时，在约定的时间点，通过所述EDMA交换网络将所述有效数据存储 空间中的数据转移到天线接口并发送；在约定的时间点之外的其他时间点，通过所述EDMA 交换网络将所述无效数据存储空间中的数据转移到天线接口并发送；或将无效Idle数据 转移到天线接口并发送。
其中，所述EDMA交换网络分别与所述有效数据存储空间、所述无效数据存储空间 使用不同的总线进行数据交互。
其中，所述DSP与外部设备进行数据交互前，还包括
所述DSP与所述外部设备约定时间点。
其中，所述DSP与外部设备通过天线接口 AIF进行数据交互。
其中，所述有效数据存储空间具体为所述DSP的内存、和/或外存；
所述无效数据存储空间具体为所述DSP的使用频率低于预设阈值的外设。
本发明的实施例还提供了一种DSP中的数据存储控制装置，其特征在于，应用于 包括EDMA交换网络的DSP中，所述DSP与外部设备进行数据交互，所述装置包括
数据接收处理单元，用于进行数据接收时，在约定的时间点，通过所述EDMA交换 网络将从所述外部设备接收到的数据存放到指定的有效数据存储空间；在约定的时间点外 的其他时间点，通过所述EDMA交换网络将从所述外部设备接收到的数据存放到指定的无 效数据存储空间；
其中，所述EDMA交换网络分别与所述有效数据存储空间、所述无效数据存储空间 使用不同的总线进行数据交互。
其中，还包括数据发送处理单元，进行数据发送时，在约定的时间点，通过所述 EDMA交换网络将所述有效数据存储空间中的数据转移到天线接口并发送；在约定的时间 点之外的其他时间点，通过所述EDMA交换网络将所述无效数据存储空间中的数据转移到 天线接口并发送；或将Idle数据转移到天线接口并发送。
其中，还包括约定时间点确定单元，用于与所述外部设备约定时间点，并将约定 的时间点通知所述数据接收处理单元和数据发送处理单元。
其中，所述数据接收处理单元和数据发送处理单元通过天线接口 AIF与外部设备 进行数据交互。
其中，所述有效数据存储空间具体为所述DSP的内存、和/或外存。
其中，所述无效数据存储空间具体为所述DSP的使用频率低于预设阈值的外设。
与现有技术相比，本发明的实施例具有以下优点
DSP中的EDMA交换网络分别与存储有效数据的有效数据存储空间、以及存储无效 数据的无效数据存储空间使用不同的总线进行数据交互，从而减少了存储无效数据对存储 有效数据所使用的总线带宽的占用，避免了 DSP中EDMA拥塞情况的发生。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本 发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可 以根据这些附图获得其他的附图。
图1是现有技术中DSP与支持天线接口的设备间通过AIF接口进行数据交互的示 意图2是本发明实施例中提供的DSP中的数据存储方法流程图3是本发明实施例中提供的DSP与支持天线接口的设备间通过AIF接口进行数 据交互的示意图4是本发明实施例中提供的DSP的结构示意图5是本发明实施例中提供的数据存储控制装置的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完 整地描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本 发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实 施例，都属于本发明保护的范围。
本发明的实施例提供了一种DSP中的数据存储方法，应用于包括EDMA交换网络的 DSP中，该DSP与外部设备进行数据交互。该方法如图2所示，包括
步骤s201、进行数据接收时，获取当前的时间点；
步骤s202、在约定的时间点，通过EDMA交换网络将从外部设备接收到的数据存放 到指定的有效数据存储空间；在约定的时间点外的其他时间点，通过EDMA交换网络将从外 部设备接收到的数据存放到指定的无效数据存储空间；其中，EDMA交换网络分别与有效数 据存储空间、无效数据存储空间使用不同的总线进行数据交互。
其中，步骤s202中的约定的时间点是由DSP与外部设备预先约定的。DSP与外部 设备可以通过天线接口 AIF等接口进行数据交互。有效数据存储空间具体可以为DSP的内 存、和/或外存等；无效数据存储空间具体可以为DSP的使用频率低于预设阈值的外设等。
在上述步骤s202涉及的数据接收步骤后，还包括数据发送步骤
具体的，在进行数据发送时，在约定的时间点，通过EDMA交换网络将有效数据存 储空间中的数据转移到天线接口并发送；在约定的时间点之外的其他时间点，通过EDMA交 换网络将无效数据存储空间中的数据转移到天线接口并发送；或将Idle数据(无效数据) 转移到天线接口并发送。
以下结合一个具体的应用场景，描述本发明实施例中DSP中的数据存储方法的具 体实施方式。
现有技术中，将用于存储无效数据的无效数据存储空间与用于存储有效数据的有 效数据存储空间位于同一内存或外存，因此无论是有效数据还是无效数据的读取和存储操 作都要通过同一总线进行，增加了数据读写过程中EDMA被阻塞的可能。
本发明实施例提供的方法中，如图3所示，将用于存储无效数据的无效数据存储 空间放置在一块不使用的外设空间，EDMA交换网络访问该外设空间所使用的总线为单独的 总线，与访问有效数据所在存储空间的总线不同。由于使用的总线不同，因此与现有技术相比可以有效地降低对EDMA交换网络对同一总线的访问频率，大大地降低EDMA交换网络出 现阻塞的可能。
本发明实施例的应用场景中，所使用的DSP的结构的一个示例如图4所示。其中， 通过SCR(Switched Central Resource，交换中心资源)连接处理元件(DPS CPU、DSP外设、 协处理器加速器以及内部存储器)得以实现，即具有主从(Masters-Slaves)单元的架构。
SCR左边的任一主单元(Masters)均可直接与SCR右边的从单元(Slaves)相连。 其中主单元包括
SRIO (Serial Rapid hput/Output，串行快速输入 / 输出)；
DSP 的 CPU (Center Processing Unit,中央处理单元)；
四个 TC (Transmission Controller，传输控制器)以及
Mf 三个主夕卜设 PCI66 (Peripheral Component Interconnect,夕卜围组件互连)、 HPI (Host Port Interface，主机接口总线)与EMAC(Ethernet Media Access Controller, 以太网媒体接入控制器)连接至SCR的纵横制端口。
从单元包括
Memory (DSP 存储器)；
DDR2 (Double Data Rate，双倍数据速率)EMIF(External Memory Interface，外部 存储器接口)；
TCP (Turbo Decoder Coprocessor，Turbo 解码协处理器)；
VCP (Viterbi Decoder Coprocessor，Viterbi 解码协处理器)以及
将多个夕卜设如 PCI66、UT0PIA2 (Universal Test and Operations PHY Interface for ATM 2，采用异步传输模式的通用测试及操作物理层接口)、MCBSP(MultiChannel Buffered Serial Port，多通道缓冲串口 )连接至SCR的纵横制端口。
这种架构使得数据传输快速且高效，因为SCR使主从单元之间实现了多路数据的 同时传输。例如，PCI66至DDR2EMIF的连接独立于PCI66至DSPCPU的连接，数据完全是并 行传输。当发送多个主单元访问同一个从单元的情况时，SCR根据设置的优先级进行访问 控制。对于优先级的设置方法，可以采用根据主单元的优先级别进行优先级判断等方法进 行。
在本发明的实施例涉及的应用场景中，以DSP通过天线接口 AIF与外部设备进行 数据交互为例，DSP可以通过主单元的TC与AIF连接，通过AIF进行与外部设备间数据的收 发。在约定的时间点，通过EDMA交换网络将从外部设备接收到的数据存放到指定的有效数 据存储空间。具体的对于在约定的时间点收到的数据，可以存储到内存或外存，其中DSP 可以通过从单元的Memory与内存连接进行数据收发，通过从单元的DDR2EMIF与外存连接 进行数据收发。
在进行数据接收时，对于约定的时间点外的其他时间点，通过EDMA交换网络将从 外部设备接收到的数据存放到指定的无效数据存储空间。具体的对于约定的时间点外的 其他时间点接收到的数据，可以存储到外设，其中DSP可以通过EMIF64、TCP、VCP、PCI66等 于外设连接进行数据收发，选择外设的标准包括以下两点
(1)访问该外设所使用的总线与访问有效数据存储空间的总线不同；
(2)该外设的使用频率低于预设阈值；例如对于DSP，一般不会同时使用所有的从单元的功能，因此可以将外设与DSP中不使用或使用频率较低的从单元连接。
在进行数据发送时，在约定的时间点，通过EDMA交换网络将有效数据存储空间中 的数据转移到天线接口并发送；在约定的时间点之外的其他时间点，通过EDMA交换网络将 无效数据存储空间中的数据转移到天线接口并发送；或将Idle数据转移到天线接口并发 送。
本发明的实施例还提供了 一种DSP中的数据存储控制装置，应用于包括EDMA交换 网络的DSP中，DSP与外部设备进行数据交互，如图5所示，该装置包括
数据接收处理单元10，用于进行数据接收时，在约定的时间点，通过EDMA交换网 络将从外部设备接收到的数据存放到指定的有效数据存储空间；在约定的时间点外的其他 时间点，通过EDMA交换网络将从外部设备接收到的数据存放到指定的无效数据存储空间；
其中，EDMA交换网络分别与有效数据存储空间、无效数据存储空间使用不同的总 线进行数据交互。
该控制装置还包括数据发送处理单元20，进行数据发送时，在约定的时间点，通 过EDMA交换网络将有效数据存储空间中的数据转移到天线接口并发送；在约定的时间点 之外的其他时间点，通过EDMA交换网络将无效数据存储空间中的数据转移到天线接口并 发送；或将Idle数据转移到天线接口并发送。
该控制装置还包括约定时间点确定单元30，用于与外部设备约定时间点，并将 约定的时间点通知数据接收处理单元10和数据发送处理单元20。
其中，数据10接收处理单元和数据发送处理单元20可以通过天线接口 AIF或其 他类型的接口与外部设备进行数据交互。
具体的，有效数据存储空间具体可以为DSP的内存、和/或外存等；无效数据存储 空间具体可以为DSP的使用频率低于预设阈值的外设等。
本发明实施例提供的方法和装置中，DSP中的EDMA交换网络分别与存储有效数 据的有效数据存储空间、以及存储无效数据的无效数据存储空间使用不同的总线进行数据 交互，从而减少了存储无效数据对存储有效数据所使用的总线带宽的占用，避免了 DSP中 EDMA拥塞情况的发生。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到本发明可以通 过硬件实现，也可以借助软件加必要的通用硬件平台的方式来实现。基于这样的理解，本发 明的技术方案可以以软件产品的形式体现出来，该软件产品可以存储在一个非易失性存储 介质(可以是⑶-ROM，U盘，移动硬盘等)中，包括若干指令用以使得一台计算机设备(可 以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述的方法。
本领域技术人员可以理解附图只是一个优选实施例的示意图，附图中的单元或流 程并不一定是实施本发明所必须的。
本领域技术人员可以理解实施例中的装置中的单元可以按照实施例描述进行分 布于实施例的装置中，也可以进行相应变化位于不同于本实施例的一个或多个装置中。上 述实施例的单元可以合并为一个单元，也可以进一步拆分成多个子单元。
上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。8
权利要求
1.一种数字信号处理器DSP中的数据存储方法，其特征在于，应用于包括增强型直接 内存存取EDMA交换网络的DSP中，所述DSP与外部设备进行数据交互，所述方法包括进行数据接收时，在约定的时间点，通过所述EDMA交换网络将从所述外部设备接收到 的数据存放到指定的有效数据存储空间；在约定的时间点外的其他时间点，通过所述EDMA 交换网络将从所述外部设备接收到的数据存放到指定的无效数据存储空间；其中，所述EDMA交换网络分别与所述有效数据存储空间、所述无效数据存储空间使用 不同的总线进行数据交互。
2.如权利要求1所述的方法，其特征在于，还包括进行数据发送时，在约定的时间点，通过所述EDMA交换网络将所述有效数据存储空间 中的数据转移到天线接口并发送；在约定的时间点之外的其他时间点，通过所述EDMA交换 网络将所述无效数据存储空间中的数据转移到天线接口并发送；或将无效Idle数据转移 到天线接口并发送。
3.如权利要求1或2所述的方法，其特征在于，所述DSP与外部设备进行数据交互前， 还包括所述DSP与所述外部设备约定时间点。
4.如权利要求1或2所述的方法，其特征在于，所述DSP与外部设备通过天线接口AIF 进行数据交互。
5.如权利要求1或2所述的方法，其特征在于，所述有效数据存储空间具体为所述DSP的内存、和/或外存；所述无效数据存储空间具体为所述DSP的使用频率低于预设阈值的外设。
6.一种DSP中的数据存储控制装置，其特征在于，应用于包括EDMA交换网络的DSP中， 所述DSP与外部设备进行数据交互，所述装置包括数据接收处理单元，用于进行数据接收时，在约定的时间点，通过所述EDMA交换网络 将从所述外部设备接收到的数据存放到指定的有效数据存储空间；在约定的时间点外的其 他时间点，通过所述EDMA交换网络将从所述外部设备接收到的数据存放到指定的无效数 据存储空间；其中，所述EDMA交换网络分别与所述有效数据存储空间、所述无效数据存储空间使用 不同的总线进行数据交互。
7.如权利要求6所述的装置，其特征在于，还包括数据发送处理单元，进行数据发送时，在约定的时间点，通过所述EDMA交换网络将所 述有效数据存储空间中的数据转移到天线接口并发送；在约定的时间点之外的其他时间 点，通过所述EDMA交换网络将所述无效数据存储空间中的数据转移到天线接口并发送；或 将Idle数据转移到天线接口并发送。
8.如权利要求6或7所述的装置，其特征在于，还包括约定时间点确定单元，用于与所述外部设备约定时间点，并将约定的时间点通知所述 数据接收处理单元和数据发送处理单元。
9.如权利要求6或7所述的装置，其特征在于，所述数据接收处理单元和数据发送处理 单元通过天线接口 AIF与外部设备进行数据交互。
10.如权利要求6或7所述的装置，其特征在于，所述有效数据存储空间具体为所述DSP的内存、和/或外存；所述无效数据存储空间具体为所述DSP的使用频率低于预设阈值的外设。
全文摘要
本发明的实施例公开了一种DSP中的数据存储方法和存储控制装置，应用于包括EDMA交换网络的DSP中，所述DSP与外部设备进行数据交互。其中，进行数据接收时，在约定的时间点，通过所述EDMA交换网络将从所述外部设备接收到的数据存放到指定的有效数据存储空间；在约定的时间点外的其他时间点，通过所述EDMA交换网络将从所述外部设备接收到的数据存放到指定的无效数据存储空间；其中，所述EDMA交换网络分别与所述有效数据存储空间、所述无效数据存储空间使用不同的总线进行数据交互。通过使用本发明的实施例，避免了DSP中EDMA拥塞情况的发生。
文档编号G06F12/00GK102033808SQ20091009330
公开日2011年4月27日 申请日期2009年9月27日 优先权日2009年9月27日
发明者李坤, 王希 申请人:大唐移动通信设备有限公司