专利名称：用于并行存储器向多个串行接口并行传送数据的传输系统的制作方法
技术领域：
本实用 新型涉及计算机数据传送领域，尤其涉及一种用于并行存储器向多个串行接口并行传送数据的传输系统。
背景技术：
目前，常用的MCU只提供一个串行输入输出接口。在实际应用案例中，经常采用如图1所示的数据传输方案，并行存储器3的数据通过微处理器(MCU) 4的串行接口向首尾相连接的多个串入并出芯片(串并转换器，为移位寄存器)5传送数据。例如，带灰度的多点 LED真彩显示就是一个典型的例子。在这种数据传送结构中，所有的数据只经过1条线传送下去，最“远”的数据必需最“早”传送出去。数据通过多个首尾相接的串行移位芯片(串入并出芯片)，1个bit接1个bit的按先后顺序移出去，直到完成最后1个bit的传送。对于实时显示并需要高频率地刷新显示数据的情况，这种技术方案会面临较大的困难，进一步说明如下如图1所示，MCU每读一组Sbit数据(也就是1个字节数据)并向串口传送时 首先要在MCU内部通过软件或硬件完成并行结构向串行结构的转换；然后逐个bit以串行的形式向第一个串入并出芯片传送；而每传送1个bit时，所有的串入并出芯片的数据都相应地同时向前移lbit。除了读取数据并且完成并行到串行数据转换的时间外，逐个bit移位与传送，其1个字节(8bit)数据至少也得用40条指令时间。对于实时显示，需要高频率地刷新显示数据。无疑，这种方案所选用的MCU必然是高性能、高价格的高速单片机；同时， 对存储器的读取响应速度要求也很高，而高响应速度的存储器价格比低速度或普通存储器的价格要高出许多。
实用新型内容本实用新型的目的是提供一种用于并行存储器向多个串行接口并行传送数据的传输系统，可以较大地提高数据传输效率。为解决上述技术问题，本实用新型所提供的技术方案是一种用于并行存储器向多个串行接口并行传送数据的传输系统，包括一存储器、一 MCU及多个串入并出芯片，以及一数据结构调整模块，用于将需传送数据调整为预定格式之后存入所述存储器； 并且，所述存储器通过并行数据线与所述MCU连接；和，所述多个串入并出芯片并行排列，其中每个串入并出芯片分别连接到所述MCU之一个I/O端口的一个数据位上。可选地，所述串入并出芯片为DM163芯片或74HC595芯片。可选地，所述MCU的位数为8bit的整数倍。可选地，所述存储器和所述MCU集成在一起。较优地，包括数据写入器，连接在所述数据结构调整模块与所述存储器之间，用于将调整格式后的数据写入所述存储器。可选地，所述数据调整模块及数据写入器分别为一外部计算机的功能模块。可选地，所述外部计算机为系统计算机或PC机。与现有技术相比，本实用新型中的MCU同时控制多个并行排列的串入并出芯片。 从MCU的角度看来，依然是并入并出，但完成1个字节的传送时间仅相当于现有技术中完成 1个bit的传送时间。虽然读取的时间相同，但因为去掉了并串转换时间，同时也不要逐个 bit移位，所以总的传送时间大大减少，从而提高了数据传送效率。
图1为现有用于并行存储器向多个串行接口传送数据的传输系统示意图；图2为本实用新型用于并行存储器向多个串行接口传送数据的传输系统示意图；图3为图2所述用于并行存储器向多个串行接口传送数据的传输系统的一个实例。图1 3中，有关符号含义为，MCU 微处理器CLK 移位寄存器时钟输入端Din 移位寄存器数据输入端Dout 移位寄存器数据串行输出端QOO Q77 8个串入并出移位寄存器的并行输出端DOO D77 被处理的数据。
具体实施方式
本实用新型为了使本领域的技术人员更好地理解本实用新型的技术方案，
以下结合附图和具体实施例对本实用新型作进一步的详细说明。参见图2，为本实用新型用于并行存储器向多个串行接口传送数据的传输系统示意图。该传输系统包括一数据结构调整模块1、一数据写入器2、一存储器3、一微处理器 (MCU)4及多个串入并出芯片5，其中所述数据结构调整模块1，用于将需传送数据调整为预定格式之后存入存储器3 ；所述数据写入器2，连接在数据结构调整模块1与存储器3之间，用于将调整格式后的数据写入存储器3;所述存储器3，为并行存储器，通过并行数据线与MCU连接；所述微处理器(MCU)4，其位数为Sbit的整数倍，用于从存储器3读取数据并发送到串入并出芯片5;所述多个串入并出芯片5，可为DM163芯片或74HC595芯片等，它们并行 排列，且其中每个串入并出芯片5分别连接到所述MCU之一个I/O端口的一个数据位上。该传输系统中，数据调整模块1及数据写入器2分别为一外部计算机(系统计算机或PC机)的功能模块，可采用实体模块，也可以为软件模块(为软件模块时，与本实用新型无关)。此外，存储器3和MCU4可以为单独的元件，也可将其集成在一起。以下进一步对本实用新型用于并行存储器向多个串行接口传送数据的传输系统的工作原理与工作过程进行说明。 如图2所示，该解决方案虽然所控制的还是多个串入并出芯片5，但事先已通过数据结构调整模块1把数据按图2要求调整好，然后通过数据写入器2再存入存储器.3。在数据读出时，MCU—次读1个字节(D0-D7)，而这个字节不再需要并串转换就可从MCU的某个Sbit的I/O端口输出到8个并行排列的串入并出芯片5上。因为存储器里3的数据是按要求调整好后再存入的，所以I/O端口输出的D0-D7也刚好与那8个串入并出接口芯片 5相对应，从而满足数据传输的要求。在许多实际应用传输系统，因为数据写入存储器3及调整数据结构的过程可采用系统计算机(如PC机)完成，其不占用MCU的时间。因此，对于本实用新型而言，就只需关心从存储器3读出再传送到串入并出芯片5的时间，而忽略数据写入时间及数据结构时间。如图2所示，MCU同时控制多个并行排列的串入并出芯片5。从MCU的角度看来， 依然是并入并出，但完成1个字节的传送时间相当于现有技术中完成1个bit的传送时间。 实际上，本实用型改变电路结构与传输方法后，通用MCU操作1个字节与操作1个bit的时间是相同的。虽然读取的时间相同，但因为去掉了并串转换时间，同时也不要逐个bit移位，所以总的传送时间(不包括读取时间，因为读取时间相同)会比现有技术的传送时间快 8倍以上。由此，对于特定应用场合，就可以用相对便宜的低速MCU及存储器，从而取得较高的经济效益。其中串入并出接口是或类似于DM163、74HC595这样的芯片；而MCU是8bit的，但如果用16bit或32bit的，那提高的传送速度会是16倍或32倍以上。参见图3，是本实用新型在旋转扫描显示球型播放器的应用实例。它是一个 64X3 (R、G、B)彩色LED线阵的用并行存储器向多个串行接口并行传输数据，进而驱动LED 线阵显示的实际图例。其中MCU为微处理器；0E、TO、CE分别为8位存储器的输出控制线、写控制线、片选线；DO D7为并行数据总线；SCK与74HC595 (简称595)的SH-CP连接，成为所有595的移位控制时钟；R-CE、G-CE, B-CE分别与每组595中的负责红、绿、蓝色驱动的595ST-CP脚连接，选择分管红、绿、蓝色595的输出锁存时机；SCK为MCU所有595的移位时钟输入脚； 各组595的数据输入脚DS分别与数据总线DO D7连接。 当MCU从存储器读取得到DO D7这8个bit的数据后，将该数据输出到数据总线上；由此，0组到7组的595芯片的DS脚就能接收到DO D7的相应电平；而595的SH-CP 脚在MCU的SCK脚的移位时钟讯号的作用下将DS信号移位移入各595。而当8X8bit数据移入各595的操作完毕后，MCU通过R-CE的下降沿将移位寄存器的数据锁存到输出寄存器，并驱动相应的红色LED发光。以上对本实用新型所进行了详细介绍，文中应用具体个例对本实用新型的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本实用新型的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下， 还可以对本实用新型进行若干改进和修饰，这些改进和修饰也落入本实用新型权利要求的保护范围内。
权利要求1.一种用于并行存储器向多个串行接口并行传送数据的传输系统，包括一存储器、一 MCU及多个串入并出芯片，其特征在于，包括一数据结构调整模块，用于将需传送数据调整为预定格式之后存入所述存储器； 并且，所述存储器通过并行数据线与所述MCU连接；和，所述多个串入并出芯片并行排列，其中每个串入并出芯片分别连接到所述MCU之一个 I/O端口的一个数据位上。
2.如权利要求1所述的用于并行存储器向多个串行接口并行传送数据的传输系统，其特征在于，所述串入并出芯片为DM163芯片或74HC595芯片。
3.如权利要求1所述的用于并行存储器向多个串行接口并行传送数据的传输系统，其特征在于，所述MCU的位数为Sbit的整数倍。
4.如权利要求1所述的用于并行存储器向多个串行接口并行传送数据的传输系统，其特征在于，所述存储器和所述MCU集成在一起。
5.如权利要求1 4任一项所述的用于并行存储器向多个串行接口并行传送数据的传输系统，其特征在于，包括一数据写入器，连接在所述数据结构调整模块与所述存储器之间，用于将调整格式后的数据写入所述存储器。
6.如权利要求5所述的用于并行存储器向多个串行接口并行传送数据的传输系统，其特征在于，所述数据调整模块及数据写入器分别为一外部计算机的功能模块。
7.如权利要求6所述的用于并行存储器向多个串行接口并行传送数据的传输系统，其特征在于，所述外部计算机为PC机。
专利摘要本实用新型公开一种用于并行存储器向多个串行接口并行传送数据的传输系统，包括一存储器、一MCU及多个串入并出芯片；还包括一数据结构调整模块，用于将需传送数据调整为预定格式之后存入所述存储器；并且，所述存储器通过并行数据线与所述MCU连接；和，所述多个串入并出芯片并行排列，其中每个串入并出芯片分别连接到所述MCU之一个I/O端口的一个数据位上。本实用新型的MCU同时控制多个并行排列的串入并出芯片，其因为去掉了并串转换时间，同时也不要逐个bit移位，所以总的传送时间大大减少，从而提高了数据传送效率。
文档编号G06F13/16GK202067262SQ20102068733
公开日2011年12月7日 申请日期2010年12月29日 优先权日2010年12月29日
发明者朱石雄 申请人:朱石雄