专利名称：融合架构处理器芯片的制作方法
技术领域：
本发明涉及一种处理器芯片，尤其是涉及一种可降低面积和成本的处理器芯片， 属于电子芯片技术领域。
背景技术：
目前电子产品需要使用多颗芯片来完成其被赋予的相应的任务，多芯片中的每一颗芯片都有其独立的处理器架构，并且使用了大约几亿只晶体管加以实现，例如应用处理器采用RISC架构，多媒体处理器采用DSP架构，无线通信处理器采用通信DSP架构等。因为各个芯片独自存在，其以晶体管为基本构成单元的硬件资源在芯片之间就无法共享、共用。例如智能手机使用无线局域网上网时，其无线局域网芯片在工作，但其3G无线广域网芯片就不在工作，其芯片上集成电路的晶体管硬件资源此时就没有被利用因而造成资源的浪费。目前和本发明最接近的技术方案是基于系统芯片(即SoC)的单芯片集成技术，该技术采用拼装式集成的方式，把本来属于不同芯片的多个处理器放在一颗芯片上，所以系统芯片的面积是其集成的多个芯片的面积总和，因为芯片的成本与芯片的面积成正比关系， 所以系统芯片与多芯片的解决方案在芯片成本上没有质的区别，晶体管硬件资源浪费的情况是同样存在的。另外，现有芯片技术电子产品每增加一项新的功能，都要多增加一块新的芯片，或在系统芯片上拼装式地集成一块新的芯片架构及其面积，比如要使得手机接收数字电视， 就必须在手机上再增加一块新的数字电视接收芯片或在系统芯片上增加相应的芯片面积， 若手机没有在收看数字电视而是在执行别的任务，该数字电视接收芯片上的上亿只晶体管的资源就没有被有效利用从而造成硬件资源的浪费。无论是多芯片解决方案，还是基于拼装式集成的系统芯片技术方案，都因为芯片上的集成电路晶体管在不同处理器之间无法共享而造成硬件资源的浪费，从而使得芯片总的面积较大，因而造成成本过高。
发明内容
本发明所要解决的技术问题是集成电路晶体管在不同处理器之间无法共享而造成硬件资源的浪费，从而使得芯片总的面积较大，所以，降低多芯片电子产品所需要的芯片数目，或大幅降低系统芯片的芯片面积，降低成本是目前急需解决的技术问题。为解决上述技术问题，本发明提供一种融合架构处理器芯片，其特征在于包括融合多种架构处理器的共用数据内存和共用指令内存，多模指令解码部件解释不同架构处理器的指令集，并输出数据和控制信号至共用寄存器和运算器，使得融合架构处理器能够正确执行在不同架构处理器上运行的所有程序，所述多模指令解码部件和运算器上的汇排流的级数=原先分立的处理器的指令解码部件和运算器上的汇排流的级数X分立的不同架构处理器数量。前述的融合架构处理器芯片，其特征在于所述共用数据内存包括应用处理器的数据内存、多媒体数字信号处理器的数据内存和通信数字信号处理器的数据内存，所述共用指令内存包括应用处理器的指令内存、多媒体数字信号处理器的指令内存和通信数字信号处理器的指令内存。前述的融合架构处理器芯片，其特征在于所述共用寄存器包括应用处理器的寄存器、多媒体数字信号处理器的寄存器和通信数字信号处理器的寄存器。前述的融合架构处理器芯片，其特征在于所述运算器包括共用运算器和特殊运算器，所述共用运算器包括应用处理器、多媒体数字信号处理器和通信数字信号处理器中的运算器的共性部分，所述特殊运算器包括应用处理器的运算器中的特殊运算部分和数字信号处理的运算器中的特殊运算部分。前述的融合架构处理器芯片，其特征在于所述执行的不同架构处理器上的程序包括RISC架构的汇编程序和相应的软件，DSP架构的汇编程序和相应的软件，和X86架构的汇编程序和相应的软件。前述的融合架构处理器芯片，其特征在于所述执行的RISC架构处理器上的程序包括ARM架构的汇编程序和相应的软件和MIPS架构的汇编程序和相应的软件。本发明所达到的有益效果本发明提出了晶体管复用率的概念和技术实施方法，并以此为基础阐明了融合架构处理器芯片的具体技术方案，该方案使得电子产品系统在调用不同功能时，比如不论是数字多媒体应用，还是无线上网，都会使用(即复用)同样的晶体管，从而提升芯片上晶体管的利用率(即复用率)，因此避免了现有多芯片解决方案或拼装式系统芯片技术带来的晶体管硬件资源浪费的问题。基于该融合架构技术方案的芯片可替代多颗芯片，或极大地降低目前拼装式系统芯片的面积和成本，从而大幅度地降低电子产品尤其是高端电子产品的造价和成本。
图1为现有的精简指令集应用处理器结构示意图；图2为现有的多媒体数字信号处理器结构示意图；图3为现有的通信数字信号处理器结构示意图；图4为本发明的融合架构处理器结构示意图；图5为本发明中的深管线汇排流示意图。
具体实施例方式图1-3为现有的三种处理器结构示意图，在现有的多芯片解决方案或拼装式系统芯片中，由不同的处理器芯片架构拼装式地组合在一起。每一个处理器均由指令内存(包括缓存)，数据内存(包括缓存)，指令解码，寄存器，和运算器等部件组成。因为对不同的应用作了针对性的设计，每一种处理器架构的指令集(指令编码和解码)、寄存器的数目、和运算器的设计都是不一样的。例如精简指令集ARM系列的应用处理器使用16个通用寄存器，而精简指令集MIPS系列的应用处理器使用32个通用寄存器。DSP (数字信号处理器) 的指令集里通常还会包括一些特殊的信号处理指令等。因为针对的应用不一样，不同处理器的架构设计和相应的指令集是不一样的，彼此之间的软件也不能相互兼容。在系统仅需支持孤立、单个的应用时，单个处理器芯片便是系统优化的硬件设计，比如仅仅做多媒体处理的多媒体解码芯片用在MP4播放机里。但是当系统集成多种应用于一身时，这种简单地使用多个芯片拼凑组合起来以支持多种应用的办法就不是优化的硬件设计。在多芯片情况下因晶体管总体复用率低造成的硬件资源浪费是重新需要做芯片的架构设计并使硬件资源优化的主要动机。本发明的技术方案提出的融合架构处理器芯片的核心技术思路是最大程度地提高芯片上晶体管的复用率，使得系统在运行不同应用时共享相同的晶体管，因而使得芯片的硬件资源能得到最大的利用。本技术方案包含两层内容来提高处理器芯片晶体管的复用率，一是晶体管空间复用率，二是晶体管时间复用率。图4是本发明提出的融合架构处理器芯片结构示意图。不同处理器架构所具有的共性部件利用共享的方式进行空间上的单一化。图4中应用处理器的数据内存和指令内存，多媒体数字信号处理器的数据内存和指令内存，通信数字信号处理器的数据内存和指令内存均合并为一个单一的、共用数据内存和指令内存；应用处理器的寄存器，16个或32 个，多媒体数字信号处理器的寄存器，通常为32个，通信数字信号处理器的寄存器，通常为 32个，均合并为一个单一的、共用的32个寄存器。应用处理器、多媒体数字信号处理器、和通信数字信号处理器中运算器的共性部分被提取出来组成一个单一的、共用的运算器，包括加法器、乘法器、和移位运算等；不能被共用的运算器所包括的应用处理器特殊运算和数字信号处理特殊运算将会被放入单独的特殊运算器里。在融合处理器架构下晶体管的空间复用率得到极大提升，芯片上所需要的晶体管数量被大大地减少，提高了芯片硬件资源的利用率。融合架构处理器的指令解码能根据系统的应用要求模式，即芯片系统是处于应用处理器模式，或是多媒体数字信号处理器模式，或是通信数字信号处理器模式，等等，来解码处理器所发布的指令，如图4所示的多模指令解码部件，该多模指令解码部件保证融合架构处理器能准确地解释不同架构处理器的指令集，使得融合架构处理器芯片作为单一芯片架构可以正确执行在不同处理器上运行的所有软件，包括汇编程序。融合架构处理器为了保持多处理器芯片方案所具有的高性能特点，即系统某一综合应用可能需要多个处理器芯片同时满负载运行，需实施并提高晶体管的时间复用率。晶体管的时间复用率是指单位时间里晶体管所执行的运算有多少次。融合架构处理器要达到在单位时间内执行原来多个处理器芯片单位时间内的运算量之和，需要在其处理器架构的设计上通过深管线汇排流的方法来提升晶体管的时间复用率，如图5所示，深管线汇排流在多模指令的解码部件和运算器等部件上增加了汇排流的级数。融合架构处理器汇排流的级数需要正比于被融合了的、原先分立的处理器的数目。比如，若融合架构处理器融合了应用处理器、多媒体数字信号处理器模式、和通信数字信号处理器模式，其处理器汇排流的级数应是原先分立的处理器汇排流级数的3倍；处理器中晶体管的时间延迟反比于汇排流的级数，即汇排流的级数越高，每个汇排流之间的晶体管的时间延迟就越短，因而处理器可以运行在3倍高的时钟频率上，从而保证融合架构处理器单位时间内的运算量提高3倍，使其性能满足原有的应用处理器、多媒体数字信号处理器，和通信数字信号处理器等分立的处理器的性能总和。本发明的融合架构处理器采用了晶体管的空间复用和时间复用的方法，有效地减少了分立的处理器的数量和这些分立的处理器所对应的芯片和晶体管的数目，因而减少了芯片的总面积，同时又保持了原有多处理器或多芯片解决方案的性能。融合架构处理器芯片作为单一芯片架构可以兼容不同的处理器架构，既其可运行不同处理器的软件。不同处理器架构的指令集通过单一的多模指令解码部件被融合架构处理器准确地解释和执行。融合架构处理器支持和兼容不同架构处理器的指令集。不同处理器的模式指融合架构处理器芯片能够兼容的分立处理器的架构种类，保括RISC架构，DSP架构，和x86架构等系列。纳入融合架构处理器芯片并与之兼容的分立处理器架构包括基于ARM和MIPS架构的精简指令集(RISC)处理器，x86架构处理器，数字信号处理器(DSP)，多媒体数字信号处理器，和通信数字信号处理器等。纳入融合架构处理器的分立处理器可以是分立的芯片，也可以是被集成到系统芯片里的分立处理器的存在体。RISC 精简指令集，或基于精简指令集的处理器DSP 数字信号处理，或基于数字信号处理指令集的处理器SoC 系统芯片上述具体实施方式
不以任何形式限制本发明的技术方案，凡是采用等同替换或等效变换的方式所获得的技术方案均落在本发明的保护范围。
权利要求
1.一种融合架构处理器芯片，其特征在于包括融合多种架构处理器的共用数据内存和共用指令内存，多模指令解码部件解释不同架构处理器的指令集，并输出数据和控制信号至共用寄存器和运算器，使得融合架构处理器能够正确执行在不同架构处理器上运行的所有程序，所述多模指令解码部件和运算器上的汇排流的级数=原先分立的处理器的指令解码部件和运算器上的汇排流的级数X分立的不同架构处理器数量。
2.根据权利要求1所述的融合架构处理器芯片，其特征在于所述共用数据内存包括应用处理器的数据内存、多媒体数字信号处理器的数据内存和通信数字信号处理器的数据内存，所述共用指令内存包括应用处理器的指令内存、多媒体数字信号处理器的指令内存和通信数字信号处理器的指令内存。
3.根据权利要求1或2所述的融合架构处理器芯片，其特征在于所述共用寄存器包括应用处理器的寄存器、多媒体数字信号处理器的寄存器和通信数字信号处理器的寄存器ο
4.根据权利要求1或2所述的融合架构处理器芯片，其特征在于所述运算器包括共用运算器和特殊运算器，所述共用运算器包括应用处理器、多媒体数字信号处理器和通信数字信号处理器中的运算器的共性部分，所述特殊运算器包括应用处理器的运算器中的特殊运算部分和数字信号处理的运算器中的特殊运算部分。
5.根据权利要求1所述的融合架构处理器芯片，其特征在于所述执行的不同架构处理器上的程序包括RISC架构的汇编程序和相应的软件，DSP架构的汇编程序和相应的软件，和x86架构的汇编程序和相应的软件。
6.根据权利要求1或5所述的融合架构处理器芯片，其特征在于所述执行的RISC架构处理器上的程序包括ARM架构的汇编程序和相应的软件和MIPS架构的汇编程序和相应的软件。
全文摘要
本发明公开了一种融合架构处理器芯片，其特征在于包括融合多种架构处理器的共用数据内存和共用指令内存，多模指令解码部件解释不同架构处理器的指令集，正确解码不同处理器架构的指令集上运行的所有程序，并输出数据至共用寄存器和运算器，所述多模指令解码部件和运算器上的汇排流的级数＝原先分立的处理器的指令解码部件和运算器上的汇排流的级数×多种架构处理器数量。本发明提升了芯片上晶体管的利用率，避免了现有多芯片解决方案或拼装式系统芯片技术带来的晶体管硬件资源浪费的问题。基于该融合架构技术方案的芯片可替代多颗芯片，或极大地降低目前拼装式系统芯片的面积和成本，从而大幅度地降低电子产品尤其是高端电子产品的造价和成本。
文档编号G06F15/76GK102156687SQ20111008477
公开日2011年8月17日 申请日期2011年4月6日 优先权日2011年4月6日
发明者刘文利, 徐斌 申请人:南京数模微电子有限公司