专利名称：余数系统的缩放装置的制作方法
技术领域：
本发明涉及信号处理领域，具体地说，涉及用于通信及信号处理中的基于余数系统(RNS)的数值缩放电路的实现结构。
背景技术：
在数值运算过程中，大量的乘加运算将导致数据动态范围的扩大，从而导致溢出的发生。数值缩放是解决运算溢出最常用的方法之一。在二进制补码系统中，通常利用截位操作进行2"缩放，在VLSI实现时不需要任何额外的资源。类似地，在余数系统的应用中， 对于那些乘加密集型的数字信号处理系统，也难免会发生溢出的情况。因此，也同样可以利用缩放操作抑制运算的溢出，使得运算在有限动态范围内正确进行。然而，由于余数系统中各余数分量之间是独立的，其缩放操作不再如二进制补码系统那样简单。因此，高效的余数系统的数值缩放是推动其在数字信号处理系统中应用的基本问题之一。
发明内容
本发明的目的是提供一种基为{2^2^1,2^-1}的余数系统的2"缩放装置，其能够在减小余数系统在数字信号处理系统应用中的关键路径时延起到积极作用。具体而言，本发明的目的是提供一种基为{2^2^1,2^-1}的余数系统的2n缩放装置，其特征在于，该装置包括实现两个RNS整数的加法运算的模2n-l加法器模块，该模加法器为端回进位的方式；RNS符号检测模块，对余数基为0^-1,2^-1}的RNS整数进行符号判断，若为负数则输出“1”，否则输出“0”;选择器，根据符号检测模块的输出结果，判断是处理正数的缩放还是负数的缩放。本发明的附加技术方案如下优选地，模2n_l加法器对两个η比特的数进行模加法运算。优选地，余数基{2n，2^,2^-1}通过RNS符号检测模块确定RNS所表示整数的正负特性，若为负数则输出逻辑“1”，否则输出逻辑“0”。优选地，RNS符号检测模块检测RNS数(xi，x2，x3)，模块输出为“0”时，即处理正数是按照式(1)进行缩放，RNS符号检测模块输出为“1”时，即处理负数缩放是按照式(2)进行缩放。
权利要求
1.一种余数系统的缩放装置，是基为{2^24,2^-1}的余数系统的2"缩放装置，其特征在于，该装置包括实现两个RNS整数的加法运算的模2n-l加法器模块，该模加法器为端回进位的方式；RNS符号检测模块，对余数基为{2^2^1,2^-1}的RNS整数进行符号判断， 若为负数则输出“1”，否则输出“0” ；选择器，根据符号检测模块的输出结果，判断是处理正数的缩放还是负数的缩放。
2.根据权利要求1所述的余数系统的缩放装置，其特征在于，模2n-l加法器对两个η 比特的数进行模加法运算。
3.根据权利要求1所述的余数系统的缩放装置，其特征在于，余数基{2^2^1,2^-1} 通过RNS符号检测模块确定RNS所表示整数的正负特性，若为负数则输出逻辑“1”，否则输出逻辑“0”。
4.根据权利要求1所述的余数系统的缩放装置，其特征在于，RNS符号检测模块检测 RNS数(Xl，x2,知)，模块输出为“0”时，即处理正数和零是按照式1进行缩放，
5.根据权利要求4所述的余数系统的缩放装置，其特征在于，计算yi的输入数据采用 I2和y3输出寄存器前的数据，y2_temp和y3_temp，将y2_temp按位取反，y3_temp高位扩 0为η位，两者一并输入模2η-1加法器，所得结果循环右移η-1位，记为yl_templ，取yl_ tempi低1位，与y3_temp拼接为η位，所得结果为yl_temp2，其中yl_templ的低1位作为 yl_temp2的最低位，yl_templ按位取反后与选择器的输出相加结果，记为yl_temp3，yl_ temp2与yl_temp3相加，取结果的低7位即为yl的值，并通过一级寄存器后输出，其中选择器根据符号检测的结果来0或2^-1,其中正数选择0，负数选择211-1-^
全文摘要
本发明公开了一种基为{2n，2n-1，2n-1-1}的余数系统(RNS)的2n缩放装置，包括模2n-1和模2n-1-1加法器、n比特普通二进制加法器、符号检测模块、选择器、以及循环移位、按位取反等一些简单的逻辑操作。该实现结构简单明了，通过在适当的位置增加流水寄存器使得关键路径变得很小，这对减小余数系统在数字信号处理系统应用中的关键路径时延起到积极的作用。
文档编号G06F7/72GK102214082SQ201110130170
公开日2011年10月12日 申请日期2011年5月19日 优先权日2011年5月19日
发明者唐青, 胡剑浩, 马上 申请人:电子科技大学