专利名称：一种服务器管理模块和时序控制模块的通信方法
技术领域：
本发明涉及一种服务器技术领域，具体地说是一种服务器管理模块和时序控制模块的通信方法。
背景技术：
IPMI (智能平台管理接口)是一项应用于服务器管理系统设计的标准，在IPMI管理平台中管理模块是核心控制器，系统管理软件对各个被管理器件都是通过管理模块来实现的。而时序控制模块一般由复杂的可编程逻辑器件来实现，在高端服务器中主要作为系统上电时序控制和关键信号的检测等应用。软件方面，像ALTERA、XILINX等公司有专用的基于可编程逻辑器件的I2C总线IP 核，但这些IP核的通用性不强，需要的外围控制信号较多，占用系统很大的资源。因此依照 IPMB总线协议，自主开发符合特定需求的IP内核既经济又方便。现有服务器平台管理模块和时序控制模块之间缺乏统一的通信机制有的是管理模块和时序控制模块之间没有通信，有的是两者通过GPIO (通用输入输出管脚)互连，有的是简单的I2C总线互连(没有中断方式)。这样的缺点是(1)占用了管理模块非常有限的IO资源；(2)管理模块可以控制时序控制模块的输出，但是时序控制模块的输入有变化时却不能及时通知到管理模块。
发明内容
鉴于服务器中管理模块和时序控制模块的重要性，将其两者结合起来共同完成系统的管理控制，如关键信号状态读取和系统开关机、重启等功能，可以大大简化硬件和软件设计，达到事半功倍的效果。本发明的目的是提供一种服务器管理模块和时序控制模块的通信方法。本发明的目的是按以下方式实现的，管理模块和时序控制模块之间通过IPMB和中断方式实对系统的控制，管理模块通过写时序控制模块的寄存器来控制时序控制模块的管脚输出；时序控制模块通过中断的方式通知管理模块有输入输出管脚状态的变化，包含软硬件设计两方面的内容其中
(1)硬件方面管理模块和时序控制模块通信只需通过3个管脚，其中2个管脚作为 IPMB接口，另外1个管脚作为时序控制模块输出到管理模块的中断信号，采用中断的方式， 实现管理模块对时序控制模块信号管脚变化的即时响应；
(2)软件方面IPMB总线模块采用VerilogHDL语言编写，可移植性强，外围设备少，占有系统资源少，方法步骤如下
1)首先在时序控制模块内部，通过寄存器定义一个IPMB地址；
2)然后在时序控制模块内部定义一个Firmware版本号寄存器；
3)然后定义其他不同的寄存器，每个寄存器的8个bit对应时序控制模块的一个IO管脚，每个bit的含义由用户自己定义；
4)当管理模块控制时序控制模块输出时首先管理模块根据IPMB地址对时序控制模块相应寄存器的Bit位进行写操作，通过对Bit的写0或写1来控制IO管脚输出高和低， 从而完成系统的自动开关机、复位操作；
5)当管理模块读取时序控制模块的输入时当时序控制模块的输入输出管脚有电平变化时，其对应的寄存器也会相应变化，时序控制模块会立即通过“INT_GPI0”管脚发中断给管理模块，管理模块收到此中断后去轮询时序控制模块相应的寄存器及时掌握系统状态变化，从而采取相应的措施，这种措施是一种无延迟的工作方式。本发明的有益效果是
1、时序控制模块在相应寄存器定义Firmware版本号，管理模块可以通过访问相应寄存器获取Firmware版本信息。传统方式需要停机开盖后，用专门的JTAG工具来获取时序控制模块版本信息；
2、管理模块对IO变化的及时响应通过中断的方式管理模块可以及时获取所有时序控制模块的IO的输入变化，从而可以进行相应的操作；
3、管理模块本身的IO数量非常宝贵也非常有限，通过结合管理模块和时序控制模块的方式可以大大增加管理模块的IO的数量，可以更加便于输入输出的操作；
4、依照IPMB总线协议，自主开发符合特定需求的IP既经济又方便。本方案中给出的 IPMB总线模块采用Verilog HDL语言编写，可移植性强，外围设备少，占有系统资源少。
图1是管理模块与时序控制模块的通信关系；
图2是时序控制模块内部寄存器与GPIO对应关系表图。
具体实施例方式参照说明书附图对本发明的方法作以下详细地说明。本发明的服务器管理模块和时序控制模块的通信方法，具体是管理模块和时序控制模块之间是通过IPMB和中断方式实对系统的控制，管理模块通过写时序控制模块的寄存器来控制时序控制模块的管脚输出；时序控制模块通过中断的方式通知管理模块有输入输出管脚状态的变化。主要包含软硬件设计两方面的内容
(1)硬件方面管理模块和时序控制模块通信只需通过3个管脚(如图1所示)，其中2 个管脚作为IPMB接口，另外1个作为时序控制模块输出到管理模块的中断信号，相比其他如采用纯GPIO或纯I2C的方式，一是节省了管理模块和时序控制模块宝贵的输入输出管脚资源；二是时序控制模块上受管理模块控制的GPIO可任意增加或减少；三是因为采用中断的方式，管理模块对时序控制模块信号管脚的变化可以即时响应；
(2)软件方面像ALTERA、XILINX等公司有专用的基于可编程逻辑器件的I2C总线IP 核，但这些IP核的通用性不强，需要的外围控制信号较多，占用系统很大的资源。因此依照 IPMB总线协议，自主开发符合特定需求的IP内核既经济又方便。本方案中给出的IPMB总线模块采用Verilog HDL语言编写，可移植性强，外围设备少，占有系统资源少。
实施例(1)首先在时序控制模块内部，通过寄存器定义一个IPMB地址，如0)(D0 ；(2)然后在时序控制模块内部定义一个Firmware(固件)版本号寄存器，如0X00 ；
(3)然后定义其他不同的寄存器，每个寄存器的8个bit对应时序控制模块的一个IO 管脚，每个bit的含义由用户自己定义，如图2所示是一种典型的内部寄存器定义方法；
(4)当管理模块控制时序控制模块输出时首先管理模块根据IPMB地址对时序控制模块相应寄存器的Bit位进行写操作，通过对Bit的写0或写1来控制IO管脚输出高和低。 从而完成系统的自动开关机、复位等操作；
(5)当管理模块读取时序控制模块的输入时当时序控制模块的输入输出管脚有电平变化时，其对应的寄存器也会相应变化，时序控制模块会立即通过“INT_GPI0”管脚发中断给管理模块，如图1所示，管理模块收到此中断后去轮询时序控制模块相应的寄存器及时掌握系统状态变化，从而可以采取相应的措施，是一种无延迟的工作方式。 除说明书所述的技术特征外，均为本专业技术人员的已知技术。
权利要求
1. 一种服务器管理模块和时序控制模块的通信方法，其特征在于管理模块和时序控制模块之间通过IPMB和中断方式实对系统的控制，管理模块通过写时序控制模块的寄存器来控制时序控制模块的管脚输出；时序控制模块通过中断的方式通知管理模块有输入输出管脚状态的变化，包含软硬件设计两方面的内容，其中(1)硬件方面管理模块和时序控制模块通信只需通过3个管脚，其中2个管脚作为 IPMB接口，另外1个管脚作为时序控制模块输出到管理模块的中断信号，采用中断的方式， 实现管理模块对时序控制模块信号管脚变化的即时响应；(2)软件方面IPMB总线模块采用VerilogHDL语言编写，可移植性强，外围设备少，占有系统资源少，方法步骤如下1)首先在时序控制模块内部，通过寄存器定义一个IPMB地址；2)然后在时序控制模块内部定义一个Firmware版本号寄存器；3)然后定义其他不同的寄存器，每个寄存器的8个bit对应时序控制模块的一个IO管脚，每个bit的含义由用户自己定义；4)当管理模块控制时序控制模块输出时首先管理模块根据IPMB地址对时序控制模块相应寄存器的Bit位进行写操作，通过对Bit的写O或写1来控制IO管脚输出高和低， 从而完成系统的自动开关机、复位操作；5)当管理模块读取时序控制模块的输入时当时序控制模块的输入输出管脚有电平变化时，其对应的寄存器也会相应变化，时序控制模块会立即通过“ INT_GPI0”管脚发中断给管理模块，管理模块收到此中断后去轮询时序控制模块相应的寄存器及时掌握系统状态变化，从而采取相应的措施，这种措施是一种无延迟的工作方式。
全文摘要
本发明提供一种服务器管理模块和时序控制模块的通信方法，该方法是管理模块和时序控制模块之间通过IPMB和中断方式实对系统的控制，管理模块通过写时序控制模块的寄存器来控制时序控制模块的管脚输出；时序控制模块通过中断的方式通知管理模块有输入输出管脚状态的变化，包含软硬件设计两方面的内容，其中(1)硬件方面管理模块和时序控制模块通信只需通过3个管脚，其中2个管脚作为IPMB接口，另外1个管脚作为时序控制模块输出到管理模块的中断信号，采用中断的方式，实现管理模块对时序控制模块信号管脚变化的即时响应；(2)软件方面IPMB总线模块采用VerilogHDL语言编写，可移植性强，外围设备少，占有系统资源少。
文档编号G06F13/24GK102402492SQ201110369828
公开日2012年4月4日 申请日期2011年11月21日 优先权日2011年11月21日
发明者张磊, 林楷智, 贡维, 陈彦灵 申请人:浪潮电子信息产业股份有限公司