专利名称：一种具有ip模块多重保护机制的数据处理卡的制作方法
技术领域：
本实用新型涉及IP模块的保护及FPGA的动态局部重配置技术领域，具体地讲，涉及一种具有IP模块多重保护机制的数据处理卡。
背景技术：
近年来，单个FPGA实现电路规模不断扩大，设计者可以在单个FPGA上实现一个完整的系统。IP模块的出现为SOPC的设计提供了极大便利。设计者完成IP设计，需要相应的保护机制防止设计被非法复制、窃取或篡改。FPGA的重配置(也称重构)技术分为全重构和局部重构，全重构是将整体配置比特流文件下载到FPGA中；局部重构相对复杂，它能够改变系统部分功能的同时不影响系统其余部分的工作。而动态局部配置是在程序运行过程中进行，能实时改变硬件的配置，具有节约硬件资源和增强系统灵活性的优点。动态局部重配置基于FPGA的模块化设计，将整体设计划分为若干模块，有些是不可重构的，有些是可重构的，各个模块实现在各自的区域中。在动态局部配置中，有一个固定的结构(总线宏)跨据在两个模块的边界上，使各模块在各自的区域内分别于这个固定的结构相连，这样各个模块既可以在规定的区域内实现又可以与邻近模块进行通信。
实用新型内容本实用新型要解决的技术问题是提供一种具有IP模块多重保护机制的数据处理卡。本实用新型采用如下技术方案实现发明目的一种具有IP模块多重保护机制的数据处理卡，包括FPGA芯片，所述FPGA芯片连接SDRAM存储器和Flash存储器，所述FPGA芯片上设置PLB总线，其特征是所述PLB总线上分别连接微处理器、ICAP内部配置访问通道、PCI Express总线接口、IPIF接口和DMA控制器，所述IPIF接口连接用户程序模块，所述用户程序模块上设置局部重配置区域。作为对本技术方案的进一步限定，所述Flash存储器中存储有经过加密的数据处理算法IP模块。作为对本技术方案的进一步限定，所述FPGA芯片上设置有物理擦除按钮。与现有技术相比，本实用新型的优点和积极效果是本实用新型的Flash存储器中存储有加密后的数据处理算法IP模块，在FPGA芯片内嵌的MicroBlaze软核的控制下， 读取IP模块并进行解密，再通过ICAP内部配置访问通道写入局部重配置区域，完成对不同数据的处理。PCI Express作为数据处理卡与上位机的通信接口，可以实现两个设备间双工的、串行的、差分数据高速传输，SDRAM存储器主要用于程序运行过程中的数据缓存；用户程序模块通过IPIF接口挂载在PLB总线上，其中带有局部重配置区域。局部重配置区域能实时改变硬件的配置，节约了硬件资源，增强了系统的灵活性。为了进一步保护存放在 Flash中数据处理IP模块，FPGA芯片上还增加物理擦除按钮和定时擦除功能。
图1为本实用新型优选实施例的结构方框图。
具体实施方式
以下结合附图和优选实施例对本实用新型作更进一步的详细描述。参见图1，本实用新型包括FPGA芯片、SDRAM存储器、Flash存储器、PLB总线、微处理器、ICAP内部配置访问通道、PCI Express总线接口、IPIF接口、用户程序模块、局部重配置区域、DMA控制器、本地存储器总线(LMB)、MDM微处理器调试模块和UART通信模块。所述FPGA芯片连接SDRAM存储器和Flash存储器，所述FPGA芯片上设置PLB总线，所述PLB总线上分别连接微处理器、ICAP内部配置访问通道、PCI Express总线接口、 IPIF接口，所述IPIF接口连接局部重配置区域和DMA控制器。DMA是一种高速的数据传输模式，允许在外部设备和存储器之间直接读写数据，既不通过CPU，也不需要CPU干预。所述PLB总线还连接有本地存储器总线(LMB)、MDM微处理器调试模块和UART通信模块，所述微处理器为MicroBlaze软核。所述FPGA芯片上设置有物理擦除按钮(图中未示出)。Flash存储器中存储有经过加密的数据处理算法IP模块，在FPGA芯片内嵌的 MicroBlaze软核的控制下，读取IP模块并进行解密，再通过ICAP内部配置访问通道写入局部重配置区域，完成对不同数据的处理。为了进一步保护数据处理算法IP模块，FPGA芯片上增加物理擦除按钮和定时擦除功能PCI Express作为数据处理卡与上位机的通信接口，可以实现两个设备间双工的、 串行的、差分数据高速传输，SDRAM存储器主要用于程序运行过程中的数据缓存；用户程序模块通过IPIF接口挂载在PLB总线上，其中带有局部重配置区域。系统上电后，FPGA芯片首先进行全局配置，这部分主要完成MicroBlaze软核和外设接口模块的配置。全局配置采用主动并行(Master BPI)配置方式，全局配置完成后引导用户程序执行，用户程序读取存储于FLASH中的数据处理算法IP模块，将其解密后通过ICAP内部配置访问通道完成对局部重配置区域的配置，此时完成整个系统硬件逻辑的搭建。整个设计的软件系统由上位机控制软件和FPGA芯片系统软件构成。上位机控制软件主要包括驱动程序和用户应用软件，FPGA芯片软件主要包括外设驱动和用户程序。上位机控制软件主要实现将待处理的数据按照一定的要求打包后，通过PCI Express总线接口传递到数据处理卡，同时接受已经处理后的数据。通过上位机控制终端可以实现对FPGA芯片上各种外设的控制，例如可以设置板卡上的时钟等。MicroBlaze软核中的用户程序首先完成数据处理算法IP模块的局部配置，然后接收上位机的控制命令来启动各外设。例如上位机准备好待处理的数据后，MicroBlaze软核启动DMA控制器读取数据并启动IP模块进行数据处理。当用户程序模块接收到定时销毁指令后启动定时销毁程序，待时间到时擦除存储于FLASH中的数据处理算法IP模块，或当物理擦除按钮按下时执行擦除动作。当然，上述说明并非对本实用新型的限制，本实用新型也不仅限于上述举例，本技术领域的普通技术人员在本实用新型的实质范围内所做出的变化、改型、添加或替换，也属于本实用新型的保护范围。
权利要求1.一种具有IP模块多重保护机制的数据处理卡，包括FPGA芯片，所述FPGA芯片连接 SDRAM存储器和Flash存储器，所述FPGA芯片上设置PLB总线，其特征是所述PLB总线上分别连接微处理器、ICAP内部配置访问通道、PCI Express总线接口、IPIF接口和DMA控制器，所述IPIF接口连接用户程序模块，所述用户程序模块上设置局部重配置区域。
2.根据权利要求1所述的数据处理卡，其特征是所述Flash存储器中存储有经过加密的数据处理算法IP模块。
3.根据权利要求1所述的数据处理卡，其特征是所述FPGA芯片上设置有物理擦除按钮。
专利摘要本实用新型公开了一种具有IP模块多重保护机制的数据处理卡，包括FPGA芯片，所述FPGA芯片连接SDRAM存储器和Flash存储器，所述FPGA芯片上设置PLB总线，其特征是所述PLB总线上分别连接微处理器、ICAP内部配置访问通道、PCIExpress总线接口、IPIF接口和DMA控制器，所述IPIF接口连接用户程序模块，所述用户程序模块上设置局部重配置区域。局部重配置区域能实时改变硬件的配置，节约了硬件资源，增强了系统的灵活性。
文档编号G06F13/28GK202134003SQ20112026887
公开日2012年2月1日 申请日期2011年7月27日 优先权日2011年7月27日
发明者孙雪雁, 李鹏 申请人:山东神戎电子股份有限公司