一种硬件加速器的制造方法
【专利摘要】本发明涉及一种硬件加速器，该硬件加速器包括：数据收发接口，用于接收或发送数据；算法处理单元，与所述数据收发接口连接，用于实现数据的加解密和完整性保护；DMA请求/响应单元，用于向DMA发送数据的接收或发送请求。本发明通过系统DMA参与数据的加解密和完整性保护，提高了数据处理效率，并通过算法处理单元实现了数据加解密和完整性保护流水化处理，进一步提高了硬件加速器的处理效率。
【专利说明】一种硬件加速器
【技术领域】
[0001]本发明涉及集成电路技术，尤其涉及一种用于实现数据加解密和完整性保护的硬件加速器。
【背景技术】
[0002]对于LTE(Long Term Evolution,长期演进)系统而言，安全性包括接入层(Access Stratum,简称AS)和非接入层(Non-Access Stratum,简称，NAS)两个层次,而接入层安全性相对而言更加重要。接入层的安全性是通过加解密算法和完整性保护算法来实现。
[0003]现有技术的加解密算法和完整性保护算法由于采用纯软件来实现，且加解密算法和完整性保护算法不能实现数据的流水化处理，降低了数据的处理效率。
【发明内容】
[0004]本发明的目的在于提供一种高性能流水化处理的数据加解密和完整性保护的硬件加速器。
[0005]为了实现上述目的，本发明提供了一种硬件加速器，该硬件加速器包括:
[0006]数据收发接口，用于接收或发送数据；算法处理单元，与所述数据收发接口连接，用于实现数据的加解密和完整性保护；DMA请求/响应单元，用于向DMA发送数据的接收或发送请求。
[0007]本发明通过系统DMA参与数据的加解密和完整性保护，提高了数据处理效率，并通过算法处理单元实现了数据加解密和完整性保护流水化处理，进一步提高了硬件加速器的数据处理效率。
【专利附图】
【附图说明】
[0008]图1为本发明实施例提供的一种硬件加速器结构示意图；
[0009]图2为本发明实施例提供的另一种硬件加速器结构示意图。
【具体实施方式】
[0010]下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
[0011]图1为本发明实施例提供的一种硬件加速器结构示意图。如图1所示，该硬件加速器包括数据收发接口 10、算法处理单元20、DMA请求/响应单元30、寄存器配置单元40、第一存储器50、第二存储器60、以及中断控制器70。
[0012]数据收发接口 10 —输入端与第二存储器60的一输出端连接,一输出端分别与第一存储器50的一输入端和寄存器配置单元40的一输入端连接。数据收发接口 10对外连接AHB总线80，可以在系统DMA92的控制下通过AHB总线80接收或发送需要进行加解密和完整性保护的数据，并进行缓存。例如，数据收发接口 10通过AHB总线80从存储器91接收下行数据，并缓存到第一存储器50 ;或从第二存储器接收己经经过加密和完整性保护的上行数据，并通过AHB总线80向存储器91发送该上行数据。
[0013]算法处理单元20与第一存储器50、第二存储器60、寄存器配置单元40、以及中断控制单元70连接。算法处理单元20用于实现上行数据的加密或下行数据的解密，以及完整性保护处理。例如，对第一存储器50缓存的下行数据进行解密和完整性保护处理，并将解密和完整性保护处理后的下行数据发送到第二存储器60 ;或对第一存储器50缓存的上行数据进行加密和完整性保护处理，并将加密和完整性保护处理后的上行数据发送到第二存储器60。
[0014]DMA请求/响应单元30 —输入端分别与第一存储器50的输出端和第二存储器60的输出端连接。DMA请求/响应单元30外接系统DMA92，通过DMA92发送数据的接收或发送请求。另外，DMA请求/响应单元30还通过第一存储器50或第二存储器60预先设置的水标判断是否向系统DMA92发送数据的接收或发送请求。
[0015]寄存器配置单元40用于设置硬件加速器的工作模式以及配置相应地参数，如控制参数和算法参数。本发明实施例硬件加速器可实现两种工作模式，即DMA工作模式和寄存器工作模式。通过设置寄存器配置单元40来选择DMA工作模式或寄存器工作模式，当选择DMA工作模式时，由系统DMA控制完成上行数据或下行数据的传输；当选择寄存器工作模式时，则由处理器90配置寄存器实现上行数据和下行数据的传输。
[0016]中断控制器70对内连接算法处理单元20，对外连接处理器90。中断控制器70用于发送由算法处理单元20产生的中断信号，并向处理器90发送中断请求。
[0017]以下针对本发明实施例硬件加速器在DMA工作模式下的工作过程进行描述:
[0018]硬件加速器首先通过DMA请求/响应单元30向系统DMA92发送数据接收请求，系统DMA92则通过AHB总线80将存储器91中的数据搬运到硬件加速器，硬件加速器再通过数据收发接口 10接收数据，并将接收的数据缓存到第一存储器50，再由算法处理单元20接收第一存储器50缓存的数据，针对该数据进行加密解密和完整性保护处理，处理后的数据则发送到第二存储器60，当第二存储器60所缓存的数据达到预设水标时，则通过DMA请求/响应单元30向系统DMA92发送数据发送请求，系统DMA92再通过AHB总线80将第二存储器60缓存的数据存储到存储器91。
[0019]本发明实施例通过系统DMA参与数据的加解密和完整性保护，提高了数据处理效率，并通过算法处理单元实现了数据加解密和完整性保护流水化处理，进一步提高了硬件加速器的处理效率。
[0020]图2为本发明实施例提供的另一种硬件加速器结构示意图。与图1所示的硬件加速器的区别在于，图2所示的硬件加速器的算法处理单元20包括上行链路控制器21、下行链路控制器22、完整性保护处理单元23、密钥生成单元24、MAC控制器25、第三存储器26和第四存储器27。
[0021]完整性保护处理单元23的输入端分别与第一存储器50、第三存储器26和寄存器配置单元40连接，其输出端分别与上行链路控制器21和MAC控制器25连接。完整性保护处理单元23用于根据从第一存储器50或第三存储器26接收的数据和来自寄存器配置单元40预先设置的参数通过完整性保护算法，例如EIA算法生成32位MAC值。
[0022]密钥生成单元24的输入端与寄存器配置单元40连接，其输出端与第四存储器27连接。密钥生成单元24用于根据寄存器配置单元40预先设置的参数通过密钥生成算法，例如EEA算法生成密钥流，并缓存到第四存储器27。
[0023]上行链路控制器21的一输入端与第一存储器50连接，另一输入端分别与完整性保护处理单元23和密钥生成单元24连接，其输出端与第二存储器60连接。上行链路控制器21用于拼接上行数据和32位MAC值，并根据密钥流进行上行数据加密处理。
[0024]下行链路控制器22的一输入端与第一存储器连接，另一输入端与密钥生成单元24连接，其输出端与MAC控制器25连接。下行链路控制器22用于根据密钥流信息对接收的下行数据进行解密处理，并将解密处理后的下行数据缓存到第三存储器。
[0025]MAC控制器25 —输入端与第三存储器26连接，另一输入端与完整性保护处理单元23连接，其输出端与第二存储器60连接。MAC控制器25用于拼接来自第三存储器26缓存的解密后的下行数据和由完整性保护处理单元23生成的32位MAC值，并将拼接后的数据通过第二存储器60发送给数据收发接口 10。
[0026]本发明实施例如通过算法处理单元实现了数据加解密和完整性保护流水化处理，进一步提高了硬件加速器的处理效率。
[0027]以上所述的【具体实施方式】，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的【具体实施方式】而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【权利要求】
1.一种硬件加速器，其特征在于包括: 数据收发接口，用于接收或发送数据； 算法处理单元，与所述数据收发接口连接，用于实现数据的加解密和完整性保护； DMA请求/响应单元，用于向DMA发送数据的接收或发送请求。
2.根据权利要求1所述的硬件加速器，其特征在于还包括: 和所述数据收发接口 一输出端连接的第一存储器，用于缓存所述数据收发接口接收的数据，以及 和所述算法处理单元一输出端连接的第二存储器，用于缓存所述算法处理单元处理后的数据。
3.根据权利要求1所述的硬件加速器，其特征在于，所述第一存储器和所述第二存储器分别设置水标，所述DMA请求/响应单元根据所述水标判断是否向DMA发送数据的接收或发送请求。
4.根据权利要求1所述的硬件加速器，其特征在于还包括: 寄存器配置单元，与所述数据收发接口和所述算法处理单元连接，用于设置工作模式以及配置相应地参数，所述工作模式包括DMA工作模式和寄存工作模式，所述配置相应地参数包括配置控制参数和算法参数。
5.根据权利要求1所述的硬件加速器，其特征在于还包括: 中断控制器，与所述算法处理单元的另一输出端连接，用于发送所述算法处理单元产生的中断请求。
6.根据权利要求3所述的硬件加速器，其特征在于，所述算法处理单元包括: 完整性保护处理单元，用于生成MAC值； 密钥生成单元，用于生成密钥流。
7.根据权利要求6所述的硬件加速器，其特征在于，所述算法处理单元还包括: 上行链路控制器，一输入端与所述第一存储器连接，另一输入端分别与所述完整性保护处理单元连接和所述密钥生成单元连接，输出端与所述第二存储器连接，用于拼接来自所述第一存储器存储的上行数据和MAC值，并加密。
8.根据权利要求7所述的硬件加速器，其特征在于，所述算法处理单元还包括: 下行链路控制器；一输入端与所述第一存储器连接，另一输入端与所述密钥生成单元连接，输出端与MAC控制器的输入端连接，用于对接收的下行数据进行解密。
9.根据权利要求8所述的硬件加速器，其特征在于，所述算法处理单元还包括: MAC控制器，一输入端与所述下行链路控制器连接，另一输入端与所述完整性保护处理单元连接，输出端与所述第二存储器连接，用于拼接和发送解密后的下行数据与MAC值。
10.根据权利要求9所述的硬件加速器，其特征在于，所述算法处理单元还包括: 第三存储器，输入端与所述下行链路控制器连接，输出端与所述的MAC控制器和所述完整性保护处理单元连接，用于缓存下行解密后的数据，以及向所述完整性保护处理单元输出所述缓存的下行解密后的数据；和/或 第四存储器，输出端与所述上行链路控制器和所述下行链路控制器连接，输入端与所述密钥生成单元连接，用于缓存密钥流信息。
【文档编号】G06F5/06GK103777918SQ201210396425
【公开日】2014年5月7日 申请日期:2012年10月18日 优先权日:2012年10月18日
【发明者】陆栋, 范小岗, 杨鹏, 冯海强 申请人:苏州简约纳电子有限公司