芯片之间的单信号线通信方法、装置及系统的制作方法
【专利摘要】本发明涉及一种芯片之间的单信号线通信方法、装置及系统，包括：将数据包编码为脉冲组，其中，所述数据包具有固定位数的数据，将所述数据包中逻辑值为第一逻辑值的数据位编码为第一宽度的脉冲，将所述数据包中逻辑值为第二逻辑值的数据位编码为第二宽度的脉冲；发送方通过信号线发送所述脉冲组，所述脉冲组之间间隔指定长度时间；接收方通过所述信号线获取发送方发送的所述脉冲组，对获取到的所述脉冲组进行解码，得到所述数据包。由此实现在数据量小，传输速度要求不高的情况下，进行一对一数据传输。
【专利说明】芯片之间的单信号线通信方法、装置及系统【技术领域】
[0001]本发明涉及通信领域，尤其涉及一种芯片之间的单信号线通信方法、装置及系统。【背景技术】
[0002]数据通信涵盖各个领域，芯片之间也会存在相互通信的需求，比较普遍的通信协议有I2C总线传输协议。但是对于一些对数据传输要求不高的，比如，数据量小，传输速度低，通信对象固定的应用场合，根据I2C协议设计的电路性能远远超出实际需要，造成成本浪费。
【发明内容】
[0003]本发明实施例提供了一种芯片之间的单信号线通信方法、装置及系统，以实现在数据量小，传输速度要求不高的情况下，进行一对一数据传输。
[0004]第一方面，提供了一种芯片之间的单信号线通信方法，该方法包括:
[0005]将数据包编码为脉冲组，其中，所述数据包具有固定位数的数据，将所述数据包中逻辑值为第一逻辑值的数据位编码为第一宽度的脉冲，将所述数据包中逻辑值为第二逻辑值的数据位编码为第二宽度的脉冲；
[0006]发送方通过信号线发送所述脉冲组，所述脉冲组之间间隔指定长度时间；
[0007]接收方通过所述信号线获取发送方发送的所述脉冲组，对获取到的所述脉冲组进行解码，得到所述数据包。
[0008]在上述方法中，接收方通过所述信号线获取发送方发送的所述脉冲组，对获取到的所述脉冲组进行解码，得到所述数据包:
[0009]接收方根据脉冲的个数判断是否接收完成所述发送方发送的所述脉冲组，当接收完成所述发送方发送的所述脉冲组时，立刻向发送方发送相应的响应数据包。
[0010]在上述方法中，所述发送方通过信号线发送所述脉冲组之后还包括:
[0011]发送方转入接听状态并开始计时，当在第一阈值时间内未接收到所述接收方发送的所述响应数据包时，发送方重新发送所述脉冲组。
[0012]在上述方法中，所述脉冲组中上升沿和相邻的下降沿构成一个正脉冲，所述脉冲组中下降沿和相邻的上升沿构成一个负脉冲。
[0013]在上述方法中，所述接收方通过所述信号线获取发送方发送的所述脉冲组还包括:
[0014]当所述接收方在第二阈值时间内未接收到所述发送方发送的所述脉冲组的下一个脉冲时，停止接收所述脉冲组。
[0015]第二方面，提供了一种芯片之间的单信号线通信装置，该装置包括:控制器、编码单元、发送单元、接收单元和解码单元；
[0016]所述控制器，用于当有数据包需要发送时，向所述编码单元发送编码指令；当获取到脉冲组时，向所述解码单元发送解码指令；[0017]所述编码单元，用于根据接收到的所述编码指令，将数据包编码为第一脉冲组，其中，所述数据包具有固定位数的数据，将所述数据包中逻辑值为第一逻辑值的数据位编码为第一宽度的脉冲，将所述数据包中逻辑值为第二逻辑值的数据位编码为第二宽度的脉冲；将所述第一脉冲组发送至所述发送单元；
[0018]所述发送单元，用于接收所述编码单元发送的所述第一脉冲组，通过信号线向其他芯片发送所述第一脉冲组，所述第一脉冲组之间间隔指定长度时间；
[0019]所述接收单元，用于通过所述信号线获取其他芯片发送的第二脉冲组，并将所述第二脉冲组发送至所述解码单元；
[0020]所述解码单元，用于接收所述接收单元发送的所述第二脉冲组，并根据接收到的所述解码指令，将所述第一宽度的脉冲解码为逻辑值为第一逻辑值的数据位，将所述第二宽度的脉冲解码为逻辑值为第二逻辑值的数据位，得到其他芯片发送的数据包。
[0021]在上述装置中，所述装置还包括电阻R1，设置在所述信号线上，用于在传输的脉冲为高电平时，将所述信号线下拉到低电平；在传输的脉冲为低电平时，将所述信号线上拉到高电平。
[0022]在上述装置中，所述发送单元由NMOS晶体管实现，所述接收单元由施密特触发器实现。
[0023]第三方面，提供了一种芯片之间的单信号线通信系统，该系统包括:第一芯片和第二芯片；其中，第一芯片包括第一控制器、第一编码单元、第一发送单元、第一接收单元和第一解码单元；第二芯片包括第二控制器、第二编码单元、第二发送单元、第二接收单元和第二解码单元；
[0024]所述第一控制器，用于当第一芯片有数据包需要发送时，向所述第一编码单元发送编码指令；当获取到脉冲组时，向所述第一解码单元发送解码指令；
[0025]所述第一编码单元，用于根据接收到的所述编码指令，将数据包编码为脉冲组，其中，所述数据包具有固定位数的数据，将所述数据包中逻辑值为第一逻辑值的数据位编码为第一宽度的脉冲，将所述数据包中逻辑值为第二逻辑值的数据位编码为第二宽度的脉冲；并向所述第一发送单元发送所述脉冲组；
[0026]所述第一发送单元，用于接收所述第一编码单元发送的所述脉冲组，通过信号线向所述第二芯片的第二接收单元发送所述脉冲组，所述脉冲组之间间隔指定长度时间；
[0027]所述第二接收单元，用于通过所述信号线获取所述第一芯片的第一发送单元发送的所述脉冲组，并将所述脉冲组发送至所述第二解码单元；
[0028]第二解码单元，用于接收所述第二接收单元发送的所述脉冲组，并根据接收到的所述解码指令，将所述第一宽度的脉冲解码为逻辑值为第一逻辑值的数据位，将所述第二宽度的脉冲解码为逻辑值为第二逻辑值的数据位，得到所述数据包。
[0029]本发明提供的一种芯片之间的单信号线通信方法、装置及系统，只需要一根信号线就可以完成较复杂的一对一交互式数据通信，相比较I2C协议(需要一条数据线和一条时钟线两条信号线)，具有结构简单、能提高运算速度、精度的优点。
【专利附图】
【附图说明】
[0030]图1为本发明实施例一提供的芯片之间的单信号线通信方法的流程图；[0031]图2为本发明实施例二提供的芯片之间的单信号线通信装置的示意图；
[0032]图3为本发明实施例三提供的芯片之间的单信号线通信系统的示意图。
【具体实施方式】
[0033]下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
[0034]本发明提供的芯片之间的单信号线通信方法、装置及系统中，发送方和接收方分别固化在同一条信号线相连的两个芯片或者系统中。在初始状态下，发送方发送数据包，当发送完成一个完整的数据包之后，转入收听状态；接收方接收到上述完整的数据包之后，将该完整的数据包作为响应数据包返回给发送方，之后立刻转入接听状态；发送方接收到该响应数据包间隔指定长度的时间之后，向接收方发送下一个数据包。在这个过程中，在发送方进入收听状态之后就会开始计时，如果发送方在第一阈值时间内未接收到接收方发送的响应数据包，那么接收方判断当前会话失败，停止接收数据，并放弃本次会话中已获取的数据，发起新一轮对话；而如果发送方在第一阈值时间内接收到了响应数据包，那么接收方判断当前会话成功，保留并使用已获取的数据包进行后续运算，并且发起新一轮会话。
[0035]图1为本发明实施例一提供的芯片之间的单信号线通信方法的流程图，如图1所示，本实施例具体包括如下步骤:
[0036]步骤101，将数据包编码为脉冲组，其中，所述数据包具有固定位数的数据，将所述数据包中逻辑值为第一逻辑值的数据位编码为第一宽度的脉冲，将所述数据包中逻辑值为第二逻辑值的数据位编码为第二宽度的脉冲。
[0037]在发送方向接收方发送数据包之前，通常需要先将数据包进行编码。具体地，将数据包中逻辑值为第一逻辑值的数据位编码为第一宽度的脉冲，举例为，将数据包中逻辑值为O的数据位编码为第一宽度的脉冲；将所述数据包中逻辑值为第二逻辑值的数据位编码为第二宽度的脉冲，将所述数据包中逻辑值为I的数据位编码为第二宽度的脉冲，其中，所述数据包具有固定位数的数据，且该数据包的位数和发送方正脉冲或负脉冲的个数相对应。举例来说,规定每个数据包包括3位数据，对应3个负脉冲信号，一个完整的数据包无论内容是什么，都必定有3个负脉冲信号，接收方只要数够3个负脉冲信号，就说明数据包已经被完整的发送和接收。需要说明的是，上述数据包中的数据位的逻辑值和正脉冲信号或负脉冲信号的宽度相对应也可以表达为数据包中的数据位的逻辑值和正脉冲信号为高的持续时间或负脉冲信号为低的持续时间相对应。也即根据每个负脉冲信号为低的时间长度或正脉冲信号为高的时间长度来表示数据包中相应数据位的逻辑值，但是通常由于发送方和接收方并未同步时钟，所以，在定义‘0’ ‘I’对应的编码规则时需要设置足够的余量保证不会由于正常范围内的时钟不匹配而导致解码出错。举例来说，假设编解码双方的时钟频率比上限为N:1，下限为1:N，其中，理论上N值的设置没有限制，但是如果N值设置越大，则实现成本就会越高，较优的，N—般不超过5;编码时，‘0’如果对应发送方K个时钟周期的负脉冲信号，那么，规定‘I’对应发送方N*(N+1)*K个时钟周期的负脉冲信号；解码时，第一个信号下降标志数据传输开始，低电平持续时间(N+1)*K个时钟内，即为‘0’ ；(N+1)*K个时钟以上，记为‘1’，其中K和N均为自然数。具体来说，定义发送时钟为CLKS，接收方时钟为CLKR，如果N*CLKS=CLKR，那么对于接收方来说，发送方发送的‘0’时间长度为(1/N) *K*CLKR〈 (N+l) *K*CLKR, ‘ I’所允许的最短时间长度为N* (N+l) (CLKR/N)>=(N+1)*K*CLKR;如果N*CLKR=CLKS，那么对于接收方来说，发送方发送的‘0’时间长度为 N*K*CLKR〈 (N+l) *K*CLKR, ‘ I ’ 时间长度为 N* (N+l) (N*CLKR) > (N+l) *K*CLKR，这样，就可以在发送接收方时钟误差范围内保证正确的编码解码。
[0038]步骤102，发送方通过信号线发送所述脉冲组，所述脉冲组之间间隔指定长度时间。
[0039]通常发送方都是周期性向接收方发送编码后的数据包，即周期性地向接收方发送脉冲组，之后发送方转入接听状态并开始计时，当在第一阈值时间内未接收到接收方发送的响应数据包时，发送方判断当前会话失败，即接收方未接收完成发送方发送的脉冲组，发送方重新发送该脉冲组；当在第一阈值时间内接收到接收方发送的响应数据包时，发送方判断当前会话成功，即接收方接收完成发送方发送的脉冲组，发送方间隔指定长度的时间之后发送下一个编码后的数据包，即发送下一个脉冲组。
[0040]步骤103，接收方通过所述信号线获取发送方发送的所述脉冲组，对获取到的所述脉冲组进行解码，得到所述数据包。
[0041]接收方根据脉冲的个数判断是否接收完成发送方发送的脉冲组，当接收完成发送方发送的脉冲组时，立刻向发送方发送相应的响应数据包。通常情况下，一个完整的数据包编码为一个脉冲组，该脉冲组包括由上升沿和相邻下降沿构成的正脉冲和由下降沿和相邻的上升沿构成的负脉冲，相邻的下降沿和上升沿间隔都是有理论上限的，举例为，该理论上限可以为第二阈值时间，如果数据传输完毕之前，时间超过了第二阈值时间，仍然未接收到下一个下降沿或上升沿，接收方就可以判定数据缺失，停止接收数据，本次会话失败。举例来说，一个完整的数据包包括三位数据，编码后的脉冲信号由六个翻转沿组成，假设编解码双方的时钟频率比上限为3:1，下限为1:3，即N=l，编码时，‘0’对应发送方I个时钟周期的负脉冲信号，即K=l，那么根据步骤101举例内容中的规定，可知，‘I’对应发送方12个时钟周期的负脉冲信号；且定义发送时钟为CLKS，接收方时钟为CLKR，如果3*CLKS=CLKR，那么对于接收方来说，发送方发送的‘0’时间长度为3*CLKR〈4*CLKR，‘I’时间长度为36*CLKR>4*CLKR，由此可知两个相邻翻转沿间隔不会超过36个时钟周期，为再留有一些裕度，那么从接收到第一个下降沿开始，在全部数据收到之前，每次收到翻转沿之后的48 (大于36)个时钟如果未再次收到翻转沿，则接收方认为本次数据已经出现缺失，停止接收脉冲。
[0042]可选地，发送方的时钟频率与所述接收方的时钟频率比小于第三阈值大于第四阈值，第三阈值与第四阈值之间互为倒数。
[0043]图2为本发明实施例二提供的芯片之间的单信号线通信装置的示意图。如图2所示，本实施例提供的装置包括:控制器201、编码单元202、发送单元203、接收单元204和解码单元205。
[0044]控制器201，用于当有数据包需要发送时，向编码单元202发送编码指令；当获取到第二脉冲组时，向解码单元205发送解码指令。
[0045]编码单元202，用于根据接收到的所述编码指令，将数据包编码为第一脉冲组，其中，所述数据包具有固定位数的数据，将所述数据包中逻辑值为第一逻辑值的数据位编码为第一宽度的脉冲，将所述数据包中逻辑值为第二逻辑值的数据位编码为第二宽度的脉冲；将所述第一脉冲组发送至发送单元203。[0046]发送单元203，用于接收编码单元202发送的所述第一脉冲组，通过信号线向其他芯片发送所述第一脉冲组，所述第一脉冲组之间间隔指定长度时间。
[0047]优选地，发送单元203由NMOS晶体管实现。
[0048]需要说明的是，上述发送单元203所在芯片与其他芯片通过信号线进行连接，由此发送单元203即可通过上述信号线向其他芯片发送第一脉冲组，其他芯片也可向发送单元203所在芯片发送第二脉冲组。优选地，发送单元203所在芯片只和其他一个芯片通过信号线进行连接。
[0049]通常发送单元203都是周期性向其他芯片发送编码后的数据包，即周期性地向其他芯片发送第一脉冲组，之后控制器201向发送单元203发送转入接听状态的指令，发送单元203根据接收到的转入接听状态的指令转入接听状态并开始计时，当在第一阈值时间内未接收到其他芯片发送的响应数据包时，控制器201判断当前会话失败，即其他芯片未接收完成发送单元203发送的第一脉冲组，向发送单元203发送重发数据包指令，发送单元203根据接收到的重发数据包指令重新发送该第一脉冲组；当在第一阈值时间内接收到其他芯片发送的响应数据包时，控制器201判断当前会话成功，即其他芯片接收完成发送单元203发送的脉冲组，向第一发送单元303发送接收完成指令，并控制发送单元203间隔指定长度的时间之后发送下一个编码后的数据包，即发送下一个第一脉冲组。
[0050]接收单元204，用于通过所述信号线获取其他芯片发送的第二脉冲组，并将所述第二脉冲组发送至所述解码单元205。
[0051]优选地，接收单元204由施密特触发器实现。
[0052]控制器201根据脉冲的个数判断是否接收完成其他芯片发送的第二脉冲组，当接收完成其他芯片发送的第二脉冲组时，向发送单元203发送发送响应数据包指令，发送单元203根据接收到的发送响应数据包指令立刻向上述芯片发送相应的响应数据包。通常情况下，一个完整的数据包编码为一个脉冲组，该第二脉冲组包括由上升沿和相邻下降沿构成的正脉冲和由下降沿和相邻的上升沿构成的负脉冲，相邻的下降沿和上升沿间隔都是有理论上限的，举例为，该理论上限可以为第二阈值时间，如果数据传输完毕之前，时间超过了第二阈值时间，仍然未接收到下一个下降沿或上升沿，控制器201就可以判定数据缺失，向接收单元204发送停止接收指令，接收单元204根据接收到的停止接收指令停止接收数据，本次会话失败。
[0053]解码单元205，用于接收接收单元204发送的所述第二脉冲组，并根据接收到的所述解码指令，将所述第一宽度的脉冲解码为逻辑值为第一逻辑值的数据位，将所述第二宽度的脉冲解码为逻辑值为第二逻辑值的数据位，得到其他芯片发送的数据包。
[0054]可选地，该装置还包括电阻R1，设置在所述信号线上，用于在传输的脉冲为高电平时，将所述信号线下拉到低电平；在传输的脉冲为低电平时，将所述信号线上拉到高电平。这里使用外部电阻Rl作为上拉通路，避免了信号线两侧装置同时向外发送数据时出现数字电路的‘竞争’。当上述装置接收数据时，信号线上的脉冲信号会被施密特触发器整形为数字信号DR供内部电路处理。
[0055]本发明实施例二提供的装置植入了本发明实施例一提供的方法，因此，本发明提供的装置的具体工作过程，在此不复赘述。
[0056]图3为本发明实施例三提供的芯片之间的单信号线通信系统的示意图。图3中，该系统包括:第一芯片30和第二芯片31，第一芯片30和第二芯片31通过信号线进行连接；其中，第一芯片包括第一控制器301、第一编码单兀302、第一发送单兀303、第一接收单兀304和第一解码单元305 ;第二芯片包括第二控制器311、第二编码单元312、第二发送单元313、第二接收单元314和第二解码单元315 ；
[0057]第一控制器301，用于当第一芯片30有数据包需要发送时，向第一编码单元302发送编码指令；当获取到脉冲组时，向第一解码单元305发送解码指令；
[0058]第一编码单元302，用于根据接收到的所述编码指令，将数据包编码为脉冲组，其中，所述数据包具有固定位数的数据，将所述数据包中逻辑值为第一逻辑值的数据位编码为第一宽度的脉冲，将所述数据包中逻辑值为第二逻辑值的数据位编码为第二宽度的脉冲；并向第一发送单元303发送所述脉冲组；
[0059]第一发送单元303，用于接收第一编码单元302发送的所述脉冲组，通过信号线向所述第二芯片31的第二接收单元314发送所述脉冲组，所述脉冲组之间间隔指定长度时间；
[0060]优选地，第一发送单元303由NMOS晶体管实现。
[0061]通常第一发送单元303都是周期性向第二芯片31发送编码后的数据包，即周期性地向第二芯片31发送脉冲组，之后第一控制器301向第一发送单元303发送转入接听状态的指令，第一发送单元303根据接收到的转入接听状态的指令转入接听状态并开始计时，当在第一阈值时间内未接收到第二芯片31的第二发送单元313发送的响应数据包时，第一控制器301判断当前会话失败，即第二芯片31的第二接收单元314未接收完成第一发送单元303发送的脉冲组，向第一发送单元303发送重发数据包指令，第一发送单元303根据接收到的重发数据包指令重新发送该脉冲组；当在第一阈值时间内接收到第二芯片中第二发送单元313发送的响应数据包时，第一控制器301判断当前会话成功，即第二芯片31的第二接收单元314接收完成第一发送单元303发送的脉冲组，向第一发送单元303发送接收完成指令，并控制第一发送单元303间隔指定长度的时间之后发送下一个编码后的数据包，即发送下一个脉冲组。
[0062]第二接收单元314，用于通过所述信号线获取所述第一芯片30的第一发送单元303发送的所述脉冲组，并将所述脉冲组发送至所述第二解码单元315。
[0063]优选地，第二接收单元314由施密特触发器实现。
[0064]第二控制器311根据脉冲的个数判断是否接收完成第一芯片30发送的脉冲组，当接收完成第一芯片30发送的脉冲组时，向第二发送单元313发送发送响应数据包指令，第二发送单元313根据接收到的发送响应数据包指令立刻向第一芯片301发送相应的响应数据包。通常情况下，一个完整的数据包编码为一个脉冲组，该脉冲组包括由上升沿和相邻下降沿构成的正脉冲和由下降沿和相邻的上升沿构成的负脉冲，相邻的下降沿和上升沿间隔都是有理论上限的，举例为，该理论上限可以为第二阈值时间，如果数据传输完毕之前，时间超过了第二阈值时间，仍然未接收到下一个下降沿或上升沿，第二控制器3111就可以判定数据缺失，向第二接收单元314发送停止接收指令，第二接收单元204根据接收到的停止接收指令停止接收数据，本次会话失败。
[0065]第二解码单元315，用于接收所述第二接收单元314发送的所述脉冲组，并根据接收到的所述解码指令，将所述第一宽度的脉冲解码为逻辑值为第一逻辑值的数据位，将所述第二宽度的脉冲解码为逻辑值为第二逻辑值的数据位，得到所述数据包。
[0066]可选地，该系统还包括电阻R1，设置在所述信号线上，用于在传输的脉冲为高电平时，将所述信号线下拉到低电平；在传输的脉冲为低电平时，将所述信号线上拉到高电平。这里使用外部电阻Rl作为上拉通路，避免了信号线两侧装置同时向外发送数据时出现数字电路的‘竞争’。当上述装置接收数据时，信号线上的脉冲信号会被施密特触发器整形为数字信号DR供内部电路处理。
[0067]需要说明的是，第二芯片31也可以通过信号线向第一芯片30发送数据包，具体地，由第二芯片31的第二编码单元312对待发送的数据包编码为脉冲组后，由第二发送单元313将该脉冲组发送给第一芯片30的第一接收单元304，由第一解码单元对该脉冲组进行解码后得到上述数据包。相应地，在上述过程中，在第一芯片30的第一接收单元304接收完成一个完整的数据包之后，向第二芯片31发送响应数据包。
[0068]其发送过程与第一芯片30通过信号线向第二芯片31发送数据包的过程类似，这里不再赘述。
[0069]专业人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
[0070]结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或【技术领域】内所公知的任意其它形式的存储介质中。
[0071]以上所述的【具体实施方式】，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的【具体实施方式】而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【权利要求】
1.一种芯片之间的单信号线通信方法，其特征在于，包括: 将数据包编码为脉冲组，其中，所述数据包具有固定位数的数据，将所述数据包中逻辑值为第一逻辑值的数据位编码为第一宽度的脉冲，将所述数据包中逻辑值为第二逻辑值的数据位编码为第二宽度的脉冲； 发送方通过信号线发送所述脉冲组，所述脉冲组之间间隔指定长度时间； 接收方通过所述信号线获取发送方发送的所述脉冲组，对获取到的所述脉冲组进行解码，得到所述数据包。
2.根据权利要求1所述的方法，其特征在于，接收方通过所述信号线获取发送方发送的所述脉冲组，对获取到的所述脉冲组进行解码，得到所述数据包: 接收方根据脉冲的个数判断是否接收完成所述发送方发送的所述脉冲组，当接收完成所述发送方发送的所述脉冲组时，立刻向发送方发送相应的响应数据包。
3.根据权利要求2所述的方法，其特征在于，所述发送方通过信号线发送所述脉冲组之后还包括: 发送方转入接听状态并开始计时，当在第一阈值时间内未接收到所述接收方发送的所述响应数据包时，发送方重新发送所述脉冲组。
4.根据权利要求1 所述的方法，其特征在于，所述脉冲组中上升沿和相邻的下降沿构成一个正脉冲，所述脉冲组中下降沿和相邻的上升沿构成一个负脉冲。
5.根据权利要求3或4所述的方法，其特征在于，所述接收方通过所述信号线获取发送方发送的所述脉冲组还包括: 当所述接收方在第二阈值时间内未接收到所述发送方发送的所述脉冲组的下一个脉冲时,停止接收所述脉冲组。
6.一种芯片之间的单信号线通信装置，其特征在于，所述装置包括:控制器、编码单元、发送单元、接收单元和解码单元； 所述控制器，用于当有数据包需要发送时，向所述编码单元发送编码指令；当获取到脉冲组时，向所述解码单元发送解码指令； 所述编码单元，用于根据接收到的所述编码指令，将数据包编码为第一脉冲组，其中，所述数据包具有固定位数的数据，将所述数据包中逻辑值为第一逻辑值的数据位编码为第一宽度的脉冲，将所述数据包中逻辑值为第二逻辑值的数据位编码为第二宽度的脉冲；将所述第一脉冲组发送至所述发送单元； 所述发送单元，用于接收所述编码单元发送的所述第一脉冲组，通过信号线向其他芯片发送所述第一脉冲组，所述第一脉冲组之间间隔指定长度时间； 所述接收单元，用于通过所述信号线获取其他芯片发送的第二脉冲组，并将所述第二脉冲组发送至所述解码单元； 所述解码单元，用于接收所述接收单元发送的所述第二脉冲组，并根据接收到的所述解码指令，将所述第一宽度的脉冲解码为逻辑值为第一逻辑值的数据位，将所述第二宽度的脉冲解码为逻辑值为第二逻辑值的数据位，得到其他芯片发送的数据包。
7.根据权利要求6所述的装置，其特征在于，所述装置还包括电阻Rl，设置在所述信号线上，用于在传输的脉冲为高电平时，将所述信号线下拉到低电平；在传输的脉冲为低电平时，将所述信号线上拉到高电平。
8.根据权利要求6所述的装置，其特征在于，所述发送单元由NMOS晶体管实现，所述接收单元由施密特触发器实现。
9.一种芯片之间的单信号线通信系统，其特征在于，所述系统包括:第一芯片和第二芯片；其中，第一芯片包括第一控制器、第一编码单元、第一发送单元、第一接收单元和第一解码单元；第二芯片包括第二控制器、第二编码单元、第二发送单元、第二接收单元和第二解码单元； 所述第一控制器，用于当第一芯片有数据包需要发送时，向所述第一编码单元发送编码指令；当获取到脉冲组时，向所述第一解码单元发送解码指令； 所述第一编码单元，用于根据接收到的所述编码指令，将数据包编码为脉冲组，其中，所述数据包具有固定位数的数据，将所述数据包中逻辑值为第一逻辑值的数据位编码为第一宽度的脉冲，将所述数据包中逻辑值为第二逻辑值的数据位编码为第二宽度的脉冲；并向所述第一发送单元发送所述脉冲组； 所述第一发送单元，用于接收所述第一编码单元发送的所述脉冲组，通过信号线向所述第二芯片的第二接收单元发送所述脉冲组，所述脉冲组之间间隔指定长度时间； 所述第二接收单元，用于通过所述信号线获取所述第一芯片的第一发送单元发送的所述脉冲组，并将所述脉冲组发送至所述第二解码单元； 第二解码单元，用于接收所述第二接收单元发送的所述脉冲组，并根据接收到的所述解码指令，将所述第一宽度的脉冲解码为逻辑值为第一逻辑值的数据位，将所述第二宽度的脉冲解码为逻辑值为第二逻辑值的数据位，得到所述数据包。
【文档编号】G06F13/40GK103544128SQ201310517115
【公开日】2014年1月29日 申请日期:2013年10月28日 优先权日:2013年10月28日
【发明者】尹航, 王钊, 张勇 申请人:无锡中星微电子有限公司