多路时隙共享的背板总线结构及其实现方法
【专利摘要】本发明公开了一种多路时隙共享的背板总线结构及其实现方法，该方法包括以下步骤：将N块单板划分为M组单板组，每组单板组连接在一路总线上，N≥M；根据单板的数量N将一个同步时钟周期T平均划分为N个时隙段，每块单板i占用对应一个时隙段Ti；每块单板i由帧定位时钟触发在自己的时隙段Ti内发送数据至总线，并从总线上接收其它时隙段其它单板的数据；M条总线都连接到桥接单元上，通过桥接单元实现各条总线上时隙段数据的交换和复制。本发明简化了单板之间的连线数量，大大简化了背板PCB设计，减少了单板连接器数量，降低了设备成本。另外，总线具有故障检测和冗余功能，提高了总线和设备的可靠性。
【专利说明】多路时隙共享的背板总线结构及其实现方法
【技术领域】
[0001]本发明涉及通信及其它电子设备中多个单板间采用背板进行信号互连的技术，具体涉及多根时隙共享的背板总线结构及其实现方法。 【背景技术】
[0002]通信设备及一些大型电子设备通常由多块电路板(简称单板)共同实现复杂的功能，各单板之间通常采用无源背板进行信号连接，单板之间信号互连的要求是简单、可靠，满足单板之间信息传递。这些电子设备，特别是光传输设备，随着设备的容量越来越大，单板的数量越来越多，单板之间需要进行信号互连的连线数急剧增多，造成了背板连接器针数和PCB (印刷电路板)上的连线数急剧增多，背板PCB叠层数越来越高，因此，采用总线互连技术，减少背板连线数量，是提高设备可靠性、降低背板成本的重要技术。
[0003]现有总线技术很多，如I2C总线技术等，这些技术在工业电子、通信设备等领域都已有广泛应用，但存在或实现协议复杂，或可靠性和实时性较低的等方面的缺点，对一些高可靠性和实时性要求高等的应用场合，不是很适合。如在通信设备中，很多板卡之间需要互通板在位信息、实时告警信息等，这些信息数据量不大，但要求高的实时性和可靠性。另一方面，在光通信设备中，一些大容量通信设备由数十块甚至上百块单板组成，要实现这么大数量单板互连，任意单板之间信息互通，现有背板总线技术存在一定的困难。
【发明内容】
[0004]本发明所要解决的技术问题是解决电子设备中采用的背板总线技术实现协议复杂，可靠性和实时性较低的问题。
[0005]为了解决上述技术问题，本发明所采用的技术方案是提供一种多路时隙共享的背板总线实现方法，背板总线由统一的时钟进行同步控制，所述方法包括以下步骤:
[0006]将背板上的N块单板划分为M组单板组，每组单板组由一路背板总线连接，N ^ M ；
[0007]根据单板的数量N，将一个同步时钟周期T平均划分为N个时隙段，每块单板i占用对应一个时隙段Ti ；
[0008]每块单板采用时分复用的方式通过相应的背板总线相互进行通信，且每块单板i由帧定位时钟触发，在自己的时隙段Ti内将数据发送到相应的总线上，并在相应的总线上接收其它时隙段其它单板的数据；
[0009]M路总线都通过背板连接到桥接单元上，通过桥接单元实现各条总线上的相应时隙段内的数据交换和复制。
[0010]在上述方法中，每路总线设置一条备份总线，形成主用、备用总线冗余，各单板将数据同时发送到主用和备用总线上，并选择工作正常的总线接收数据，桥接单元汇聚和桥接工作正常的总线上的数据。
[0011]在上述方法中，每路总线通过设置同步字节实现故障检测功能。
[0012]在上述方法中，为桥接单元配置冗余，配置主、备二个桥接单元，主、备桥接单元的每路总线的输出通过背板主、备并接,主、备桥接单元同时接收各路总线的输入；正常时由主用桥接单元完成数据桥接，备用桥接单元高阻输出，当主用桥接单元故障时，自动切换成主用桥接单元，完成数据的桥接转发，出故障的主用桥接单元则自动切换成备用桥接单元。
[0013]本发明还提供了一种多路时隙共享的背板总线结构，包括:
[0014]同步时钟，通过背板时钟总线提供给所有单板使用，其一个同步时钟周期T根据背板上的单板数量N平均划分为N个时隙段；
[0015]M路总线，背板上的N块单板划分为M组单板组，每组单板组连接一路总线；每块单板i上均设有总线时隙处理单元，且每块单板由帧定位时钟触发，在自己的时隙段Ti内将数据发送到相应的总线上，并从相应的总线上接收其它时隙段其它单板的数据；
[0016]桥接单元，连接M路总线，实现各条总线上的相应时隙段内的数据交换和复制；
[0017]背板，作为M路总线和时钟总线的承载体，M路总线分别通过背板与对应的组内单板连接；桥接单元通过背板连接M路总线；时钟总线通过背板提供给各单盘作为同步时钟。
[0018]本发明，背板总线为星型总线结构，由多路总线通过桥接单元互连构成，应用于复杂的、单板数量多的设备上，可以实现所有单板之间采用一条总线进行互连，具有结构简单、实现容易、成本低、实时性强、连接单板数量多、扩展容易的特点，可以大大简化背板互连的线数量，降低背板和连接器成本，提高设备可靠性。
【专利附图】
【附图说明】
[0019]图1为本发明中总线时隙划分示意图；
[0020]图2为图1中总线时隙划分的细化放大图；
[0021]图3本发明中单板上总线硬件实现结构示意图；
[0022]图4为本发明中无冗余的总线构成示意图；
[0023]图5为本发明中有冗余的总线构成示意图；
[0024]图6为本发明中的桥接单元的构成示意图。
【具体实施方式】
[0025]下面结合说明书附图和【具体实施方式】对本发明做出详细的说明。
[0026]本具体实施例的应用场景为大容量光通信传输设备，实现单板在位信息和告警信号在各单板之间的传输。
[0027]大容量光传输设备单板数量很多，一般在数十块，有的达70块以上，单板之间需要传递单板在位、告警、倒换控制等信息，以便实现业务的保护和单板的备份控制。光传输设备上的单板之间采用背板进行互连，常规的实现方法是对不同的信息采用单根线进行点对点连接，随着单板数量增多，板间互连连线数呈几何级数增长，单板上需要更多的信号连接器，背板PCB非常复杂，加工难度大，成本急剧上升。
[0028]为此，本发明提供了一种多路时隙共享的背板总线结构，如图4所示，该背板总线包括M路总线、同步时钟和桥接单元，M路总线由统一的时钟进行同步控制，即背板总线依赖于同步时钟进行工作，总线上的单板按照总线协议实现单板数据之间的互通，包括总线时隙划分、单板时隙段组成、输入输出控制等。
[0029]背板上的N块单板依据单板的物理位置分布划分为与M根总线对应的M组单板组,每组单板组中的每块单板分别连接在相应的一路总线上，N≥ M0
[0030]连接背板总线的单板和桥接单元上均包含发送、接收单元和时隙处理控制等电路(如图3和图4)。
[0031]同步时钟由设备上的公共单板提供(一般是桥接单元)，通过背板时钟总线提供给所有单板使用，用于对总线进行数据同步和采样。同步时钟由帧定位时钟和采样时钟组成，发送单元采用同步时钟发送数据，接收单元采用同步时钟采样接收数据。
[0032]M路总线连接各单板和桥接单元，可以为背板PCB连线，也可以是连接电缆导线。
[0033]单板通过发送单元发送数据，通过接收单元接收数据。
[0034]总线时隙处理单元实现发送数据的组帧、接收数据的解帧以及发送数据的时隙控制，每块单板由帧定位时钟触发，在自己的时隙段Ti内将数据发送到相应的总线上，并从相应的总线上接收其它时隙段其它单板的数据。
[0035]桥接单元实现各路总线上数据的桥接，即将不同总线上的数据相互交换复制。桥接单元也是由发送单元、接收单元、总线时隙处理和控制单元和交叉单元组成，且其中的发送单元、接收单元、总线时隙处理单元数量与需要桥接的总线路数相同，交叉单元实现各总线之间数据的交换和复制。
[0036]背板，作为M路总线和时钟总线的承载体，M路总线分别通过背板与对应的组内单板连接；桥接单元通过背板连接M路总线；时钟总线通过背板提供给各单盘作为同步时钟。总线上的单板按照总线协议实现单板数据之间的互通，包括总线时隙划分、单板时隙段组成、输入输出控制等。
[0037]本发明提供的多路时隙共享的背板总线实现方法，包括以下步骤:
[0038]依据设备中单板的物理布置和数量设置M条总线，将背板上的N块单板划分为M组单板组，每组单板组连接一路总线，N≥1，M≥1，N≥M，受接口器件驱动能力限制，一般每条总线连接单板小于20块。
[0039]根据单板的数量N将一个同步时钟周期T平均划分为N个时隙段，每块单板i对应一个时隙段Ti ;一般来说，为处理方便和一致性，每块单板的时隙段是均分的，如总线速率为S，单板数为N，则每块单板对外发送的最大工作速率为S/N。
[0040]对每一块单板i收发来说，该总线为单线双向收发结构，即一根线上同时可以实现接收和发送。总线接口电平可以为TTL、CM0S或LVDS，单板上接口器件必须支持“线与”功能，即输出为漏极开路、集电极开路等形式。当总线速率较低(如低于IOMbps)时采用TTL、CMOS电平，为一路总线；当总线速率较高(如高于IOMbps)时，采用LVDS电平，为一对差分总线。每块单板采用时分复用的方式通过该总线与其它单板进行通信，且每块单板i由帧定位时钟触发，在自己的时隙段Ti内将数据发送到相应的总线上，其它时隙段输出开路或高阻，在其他的时隙段内从该总线上接收其它时隙段上其它单板的数据。
[0041]M路总线都通过背板连接到桥接单元上，通过桥接单元实现各条总线上的相应时隙段内的数据交换和复制，对每条总线，桥接单元首先将其它总线上非本总线时隙段数据复制到本总线上，然后对本总线时隙段数据设置高阻输出。
[0042]下面以大容量的OTN(光传输)设备实现来举例说明。假设设备上共有80块单板(N=80)，按照单板的物理布置平均划分为4组(M = 4)，即设置4路总线。所有单板按照在设备上的物理位置分布分别连接到对应的一路总线上(每路总线上连接20块单板)，每路总线上的单板连接如图3所示。
[0043]为获得高的通信速率(如总线速率为19.44Mb/s)，总线采用BLVDS (总线型LVDS)电平，单板上的发送和接收硬件接口可采用收发集成在一起的BLVDS收发器芯片，如TI公司的SN65MLVD048等。单板上的总线时隙处理和发送控制单元，按照总线协议实现时隙段数据的发送控制以及接收解帧处理，通常采用FPGA (可编程门阵列)或CPLD (复杂可编程逻辑器件)器件实现。
[0044]为提高背板总线在短路或断路等故障异常情况下的可靠性，避免某一个单板接口芯片故障导致整路总线拉死，采用两条完全相同的总线实现主用总线和备用总线的冗余保护，各单板将数据同时发送到主用和备用总线上，并选择工作正常的总线接收数据，桥接单元选择汇聚和桥接工作正常的总线上的数据。如图3和图5所示，图3中每块单板有二路收发接口，分别与两条总线(总线a和总线b)相连。图5中桥接单元与该组两条总线同时连接，这两条总线传送的内容完全相同。单板上总线连接的收发接口由二个独立的接口芯片实现，不建议采用同一块芯片上集成两路接口的芯片。
[0045]首先依据传输信息的需求和系统时钟，确定总线的传输速率。光传输设备中有可靠的系统时钟用于单板之间的同步，本总线采用的同步时钟即为设备的同步时钟。假设同步时钟为19.44MHz，帧定位时钟为8kHz，则总线划分为80个时隙段，每块单板对应I个时隙段，每块单板的最大发送速率约为243Kb/s (19.44MHz/80)，时隙段划分如图1、图2所示。本实例中，共有4路总线。每路总线占用一个总线数据段时隙，因此，本实例中共有总线I数据段到总线4数据段共4个总线数据段时隙，在每个总线数据段时隙上又包含了对应的20块单板时隙段。
[0046]同步时钟采用设备时钟，由设备的时钟单元提供。对于没有时钟单元的设备，建议设一个同步时钟产生单元，产生本总线需要的时钟，该单元放在桥接单元上。
[0047]单板上的时隙处理和发送控制单元由FPGA或CPLD实现，完成以下功能:
[0048](I)负责对总线的组帧，根据总线和协议要求，在本单板对应的时隙段中将单板在位信息、地址、告警信息等添加到信息净荷中。
[0049](2)负责对总线的解帧，依据总线规范，将需要接收的单板的时隙段接收下来，如本单板为单板1，需要知道28号单板的在位信息和告警信息，解析28号单板时隙段的内容，同时依据协议检测该总线是否工作正常，并给出告警指示。
[0050](3 )本单板对外输出控制，控制LVDS接口只在本单板对应的时隙段发送(输出)，其它时隙段只接收，不发送。
[0051]4路总线上的数据在桥接单元进行数据的交换复制，构成一条完整的总线结构。桥接单元的构成如图6所示。桥接单元放在设备上的公共单板中(如控制板、交叉板或时钟板等)，为提高可靠性，该公共单板也具有冗余备份，备用单板不发送数据，只侦听数据。工作的桥接单元在两组总线上选择一路工作正常的进行数据桥接和复制，当工作的桥接单元出现故障时，自动切换到备份桥接单元上。桥接单元的收发接口和单板上的收发接口完全相同。数据桥接由FPGA或CPLD编程实现，完成不同总线上的数据复制和共享，并对本总线时隙段数据设置高阻输出控制。
[0052]单板中的FPGA或CPLD中发送和接收的数据可由单板上的CPU(中央处理器)进行写入和读取，也可由FPGA或CPLD直接作为告警和控制使用。[0053]采用本发明提供的总线结构，简化了单板之间的连线数量，大大简化了背板PCB设计，减少了单板连接器数量，降低了设备成本。另外，总线具有故障检测和冗余功能，提高了设备的可靠性。
[0054]本发明提供的方法，总线以及桥接单元单元均具有冗余保护功能，冗余保护功能的实现在前面已经详细描述，在此不再重复介绍。
[0055]本发明还采用如下措施提高该总线的可靠性。
[0056]I)对每一条总线设置备份总线，即桥接单元与每块单板互连均有二条完全相同的总线，这二条总线上传输的信息完全相同。
[0057]2)每条总线必须具有一定的故障检测功能，总线的故障检测可通过设置同步字节实现。
[0058]3)桥接单元业务只汇聚和桥接工作正常的总线上数据，各单板在这两条总线上同时发送，选择工作正常的总线接收。
[0059]4)桥接单元冗余，即有两个完全相同的桥接单元(一主一备)，主、备桥接单元的每路总线的输出通过背板主、备并接，主、备桥接单元同时接收各路总线的输入。正常时由主用桥接单元完成数据桥接，备用桥接单元不工作(高阻输出)。当主用桥接单元故障时，备用桥接单元自动切换成主用桥接单元，完成数据的桥接转发，出故障的主用桥接单元则自动切换成备用桥接单元。
[0060]本发明，结构简单、实现容易，具有高可靠性和实时性、容易扩展的背板总线和冗余保护方法。采用该总线可以大大简化背板上各单板之间互连的信号数，降低背板复杂度和PCB层数。
[0061]本发明不局限于上述最佳实施方式，任何人应该得知在本发明的启示下作出的结构变化，凡是与本发明具有相同或相近的技术方案，均落入本发明的保护范围之内。
【权利要求】
1.多路时隙共享的背板总线实现方法，其特征在于，背板总线由统一的时钟进行同步控制，所述方法包括以下步骤: 将背板上的N块单板划分为M组单板组，每组单板组连接一路背板总线，N^M; 根据单板的数量N将一个同步时钟周期T平均划分为N个时隙段，每块单板i占用对应一个时隙段Ti ； 每块单板i采用时分复用的方式通过相应的背板总线相互进行通信，且每块单板i由帧定位时钟触发，在自己的时隙段Ti内将数据发送到相应的总线上，并在相应的总线上接收其它时隙段其它单板的数据； M路总线都通过背板连接到桥接单元上，通过桥接单元实现各条总线上的相应时隙段内的数据交换和复制。
2.如权利要求1所述的方法，其特征在于，每路总线设置一条备份总线，形成主用、备用总线冗余，各单板将数据同时发送到主用和备用总线上，并选择工作正常的总线接收数据，桥接单元汇聚和桥接工作正常的总线上的数据。
3.如权利要求1所述的方法，其特征在于，每路总线通过设置同步字节实现故障检测功能。
4.如权利要求1所述的方法，其特征在于，为桥接单元配置冗余，配置主、备二个桥接单元，主、备桥接单元的每路总线的输出通过背板主、备并接，主、备桥接单元同时接收各路总线的输入；正常时由主用桥接单元完成数据桥接，备用桥接单元高阻输出，当主用桥接单元故障时，备用桥接单元自动切换成主用桥接单元，完成数据的桥接转发，出故障的主用桥接单元则自动切换成备用桥接单元。
5.多路时隙共享的背板总线结构，其特征在于，包括: 同步时钟，通过背板时钟总线提供给所有单板使用，其一个同步时钟周期T根据背板上的单板数量N平均划分为N个时隙段； M路总线，背板上的N块单板划分为M组单板组，每组单板组连接一路总线；每块单板i上均设有总线时隙处理单元，且每块单板由帧定位时钟触发，在自己的时隙段Ti内将数据发送到相应的总线上，并从相应的总线上接收其它时隙段其它单板的数据； 桥接单元，连接M路总线，实现各条总线上的相应时隙段内的数据交换和复制； 背板，作为M路总线和时钟总线的承载体，M路总线分别通过背板与对应的组内单板连接；桥接单元通过背板连接M路总线；时钟总线通过背板提供给各单盘作为同步时钟。
【文档编号】G06F15/173GK103729333SQ201410024982
【公开日】2014年4月16日 申请日期:2014年1月20日 优先权日:2014年1月20日
【发明者】吕建新 申请人:烽火通信科技股份有限公司