一种硬件加速器及芯片的制作方法
【专利摘要】本发明实施例公开一种硬件加速器及芯片，所述硬件加速器包括：接口电路和耦合到所述接口电路的加速器核；所述接口电路用于接收第一任务请求，对所述第一任务请求进行译码，以获取标识信息，并根据所述标识信息，将所述第一任务请求配置到与所述标识信息匹配的一个FIFO队列中；所述调度控制器用于从所述至少两个通道组中确定在第n周期内存在待处理的至少一个第二任务请求的目标通道组，并接收所述加速器核反馈与所述目标通道组分别对应的时间参数，根据所述时间参数以及加权轮询算法，对所述目标通道组中的所述至少一个第二任务请求进行调度；所述加速器核用于响应调度后的所述至少一个第二任务请求。本发明实施例所提供的硬件加速器有效地实现了配置过程的隔离，避免了相互影响。
【专利说明】-种硬件加速器及巧片
【技术领域】
[0001] 本发明设及通信领域，尤其设及一种硬件加速器及巧片。
【背景技术】
[0002] 目前，人们已经开发了各种类型的硬件加速器来加速计算机系统中某些功能的执 行，例如，图形加速器，其原理就是将全部或者部分的图形功能从处理器卸载到专用的硬件 加速器上，相比处理器而言，专用的硬件加速器能够在更短的时间内执行该些图形功能。此 夕F，还包括其他类型的硬件加速器，像用于处理可扩展标记语言的加速器、用于执行压缩和 解压缩的加速器，用于执行浮点运算的浮点处理器，W及用于执行加密和解密的加速器等； 总之，可W执行处理器分配的功能的任何硬件都可W视为硬件加速器。
[0003] 在无线通信技术中，为了减轻基带巧片内的基带处理器的压力，现有的基站 中的基带巧片通常采用算法加速器来执行部分算法功能，随着无线通信技术的发展， 越来越多的基带巧片需要同时支持多个通信制式，包括但不限于全球移动通信系统 (Global System for Mobile Communications, GSM)、通用移动通信系统（Universal Mobile Telecommunications System，UMTS)、时分双工-长其月演进(Time division duplexing-long term evolution，TDD-LTE)、步巧分双工-长期演进（Frequency division duplexing-long term evolution,抑D-LTE：)等制式，为了同时支持多种通信制式的算法处 理，现有的基带巧片中的算法加速器普遍采用共模加速器，例如桐时支持UMTS制式和LTE 制式的共模算法加速器、同时支持GSM制式和LTE制式的共模算法加速器等，此外，即使算 法加速器只支持LTE制式，通常也是既支持TOD-LTE制式的算法处理，也支持抑D-LTE制式 的算法处理，从功能实现角度来说，支持LTE制式的算法加速器也属于共模加速器。
[0004] 现有技术中，如图1所示的，已经开发了包括共模加速器在内的基带巧片，也可W 称为多模基带片上系统（system on chip, S0C)，其中单个基带巧片仅支持单制式，例如：仅 支持UMTS制式或者仅支持LTE制式，但该种包括共模加速器在内的基带巧片并不支持巧片 级别的多模并发，针对多模并发场景，需要采用多个基带巧片组合的方案来实现单板（也 称为印刷电路板）级别的的多模并发，该种方案既浪费了每颗基带巧片内多模加速器的处 理能力，又因为使用了多颗基带巧片，增加了基站单板的成本。
[0005] 进一步地，如图2所示，现有技术提供了另一种支持多模并发的S0C巧片，其中，各 个单/多模算法加速器通过各自的加速器接口 W及总线，禪合到基带处理器，基带处理器 的各个处理器核分别负责不同的通信制式，每种通信制式对应一个单模加速器，例如；GSM 算法加速器，UMTS算法加速器，TOD/抑化TE算法加速器等，而共模加速器，例如本L共模 算法加速器核，则可W由多个处理器核同时使用。然而，在不同的场景下，为了保证共模加 速器对不同通信制式的任务请求保持预期的处理能力，各个处理器核之间需要进行相互通 信，来平衡各种通信制式间对于共模加速器的处理能力的利用，该个时候，如果负责不同通 信制式的处理器核访问一个共模加速器的寄存器空间，就需要保证各种通信制式间不能互 相影响，否则，一旦出现访问错误，会导致另一个通信制式的寄存器参数被修改，即一个通 信制式的错误影响了另一个通信制式的工作，此外，对于共模加速器处理某一个通信制式 的任务时所输出的数据、消息、中断等，也要保证不能占用另外一个通信制式的资源，例如 数据空间、中断编号等，否则会导致另外一个通信制式出错。由此可见，各个处理器核之间 的通信过程将会相当复杂，并且极易出错。
【发明内容】
[0006] 本发明实施例提供一种硬件加速器及巧片，通过硬件加速器自身的接口电路进行 多种通信制式间的负载均衡，而不需要处理器核之间进行复杂的通信来实现负载均衡。
[0007] 第一方面，本发明提供了一种硬件加速器，包括：接口电路和禪合到所述接口电路 的加速器核；所述接口电路包括；输入/输出（I/O)接口、队列管理器和调度控制器；所述 I/O接口用于接收第一任务请求，所述第一任务请求携带有用于指示所述第一任务请求所 属的通信制式W及优先级的标识信息；所述队列管理器包括：译码电路，W及至少两个通 道组，所述至少两个通道组分别与预设的至少两种通信制式对应，且每个通道组对应一种 通信制式，其中任一通道组包括至少一个先入先出（FIFO)队列，所述至少一个FIFO队列分 别与预设的至少一个优先级对应；所述译码电路用于对所述第一任务请求进行译码，W获 取所述标识信息，并根据所述标识信息，将所述第一任务请求配置到与所述标识信息匹配 的一个FIFO队列中；所述调度控制器用于从所述至少两个通道组中确定在第n周期内存在 待处理的至少一个第二任务请求的目标通道组，并接收所述加速器核反馈与所述目标通道 组分别对应的时间参数，根据所述时间参数W及加权轮询算法，对所述目标通道组中的所 述至少一个第二任务请求进行调度，其中，第n周期为所述调度控制器对所述至少两个通 道组中的任务请求进行周期性调度时的任意一个周期，n为自然数；所述加速器核用于响 应调度后的所述至少一个第二任务请求。
[000引在第一方面的第一种可能的实施方式中，当所述标识信息包括虚拟机标识符第一 VMID W及优先权标识符PID时，其中，所述第一 VMID指示了所述第一任务请求所属的通信 制式，所述PID指示了所述第一任务请求的优先级；所述译码电路具体用于根据所述第一 VMID和所述PID，查询预设的第一地址表，确定与所述第一 VMID和所述PID匹配的FIFO队 列，并将所述第一任务请求配置到所述匹配的FIFO队列中，其中，所述第一地址表包括了 所述至少两个通道组中的各个FIFO队列与预设的VMID W及PID之间的对应关系。
[0009] 在第一方面的第二种可能的实施方式中，当所述标识信息包括VMID W及属性标 识且所述至少一个FIFO队列还分别与预设的属性标识相对应时，其中，所述VMID指示了所 述第一任务请求所属的通信制式，所述属性标识指示了所述第一任务请求的属性；所述译 码电路具体用于根据所述VMID和所述属性标识，查询预设的第二地址表，确定与所述VMID 和所述属性标识匹配的FIFO队列，并将所述第一任务请求配置到与所述VMID和所述属性 标识匹配的FIFO队列中，其中，所述第二地址表包括了所述至少两个通道组中的各个FIFO 队列与预设的VMID W及属性标识之间的对应关系。
[0010] 结合第一方面或者第一方面的第一种可能的实施方式或者第一方面的第二种可 能的实施方式，在第=种可能的实施方式中，所述调度控制器包括：控制单元，调度单元，选 择单元；所述选择单元用于对所述至少两个通道组进行轮询，W从所述至少两个通道组中 确定所述目标通道组；所述控制单元用于接收所述加速器核反馈的与所述目标通道组分别 对应的时间参数delayi，并根据下述公式计算所述目标通道组各自的权值，
[0011] Wi= Duration 1= Duration +delayi/Ratei
[0012] 其中，Wi为所述目标通道组中的任一通道组i的权值，Duration;为通道组i中的 任务请求在第n周期内的累积处理时间，Duratiorv为通道组i中的任务请求在第n-1周 期内的累积处理时间，delayi为在第n-1周期内，通道组i中的每一个任务请求在所述加速 器核中的处理时间，Rate;为所述加速器核预先给所述至少两个通道组分配处理能力时，分 配给通道组i的处理能力所占的比例，i为正整数；所述调度单元，用于读取所述目标通道 组在第n周期内待处理的所述至少一个第二任务请求，基于所述目标通道组各自的权值， 对所述至少一个第二任务请求进行加权轮询调度，并将调度后的所述至少一个第二任务请 求发送给所述加速器核。
[0013] 结合第一方面的第=种可能的实施方式，在第四种可能的实施方式中，，所述选择 单元具体用于对所述至少两个通道组的所有FIFO队列进行轮询，或者，用于并行地对所述 至少两个通道组中的各个通道组进行轮询，W从所述至少两个通道组中确定所述目标通道 组。
[0014] 结合第一方面的第=种可能的实施方式或者第一方面的第四种可能的实施方式， 在第五种可能的实施方式中，所述调度单元对所述至少一个第二任务请求进行加权轮询调 度时，是根据所述目标通道组各自的权值的大小，按照从小到大的方式进行调度的。
[0015] 结合第一方面的第=种可能的实施方式或者第一方面的第四种可能的实施方式 或者第一方面的第五种可能的实施方式，在第六种可能的实施方式中，所述调度单元具体 包括；多路选择开关和调度电路；所述多路选择开关用于分别将所述目标通道组各自的权 值转化为控制信号，按照所述目标通道组各自的权值大小，W从小到大的顺序依次将每个 目标通道组中的第二任务请求选通后发送给所述调度电路；所述调度电路用于基于优先级 和/或轮询的调度方式，分别将每个目标通道组中的第二任务请求调度给所述加速器核。
[0016] 结合第一方面的第一种可能的实施方式至第六种可能的实施方式中的任意一种 实施方式，在第走种可能的实施方式中，所述加速器核还用于在第n周期内统计每个任务 请求的时间参数，并在第n+1周期内反馈给所述调度控制器，W便所述调度控制器进行下 一次调度。
[0017] 结合第一方面的第一种可能的实施方式至第走种可能的实施方式中的任意一种 实施方式，在第八种可能的实施方式中，所述接口电路还包括中断控制器W及中断接口，所 述中断控制器中包括至少两个中断单元，所述至少两个中断单元与所述至少两种通信制式 一一对应，其中任一中断单元用于接收所述加速器核发出的中断信息，并通过查询预设的 中断信息表，获取与所述中断信息对应的VMID，若所述中断信息对应的VMID与所述任一 中断单元对应通道组的预设的VMID相等，则通过所述中断接口发出所述中断信息，若不相 等，则禁止发送所述中断信息，其中，所述中断信息表包括中断信息与VMID之间的对应关 系，所述中断信息用于指示与所述任一中断单元对应的通信制式的处理器核中断与所述加 速器核之间的通信。
[001引第二方面，本发明提供了一种巧片包括；至少两个处理器核、总线化及如第一方面 W及第一方面的第一种可能的实施方式至第八种可能的实施方式中的任一实施方式所述 的硬件加速器，所述硬件加速器通过所述总线与所述至少两个处理器核进行通信，所述至 少两个处理器核分别与所述至少两种通信制式一一对应，用于生成不同通信制式的第一任 务请求；其中任一处理器核用于发送所述第一任务请求给所述硬件加速器，W使所述硬件 加速器响应所述第一任务请求。
[0019] 在第二方面的第一种可能的实施方式中，所述巧片还包括；配置管理器，所述配置 管理器用于为来自所述至少两个处理器核的所述第一任务请求配置所述标识信息，W便于 所述硬件加速器根据所述标识信息对所述第一任务请求进行调度。
[0020] 本发明中提供的硬件加速器W及巧片，有效地实现了配置过程的隔离，避免了多 种通信制式间的相互影响，进一步地，基于各个通道组的权值，对多个通道组的任务请求进 行调度，使得硬件加速器对不同通信制式的任务请求保持了预期的处理能力，实现负载均 衡。
【专利附图】
【附图说明】
[0021] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现 有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本 发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可 W根据该些附图获得其他的附图。
[0022] 图1为现有技术中的一种采用共模加速器的基站单板的架构图；
[0023] 图2为现有技术中的另一种采用共模加速器的片上系统巧片的架构图；
[0024] 图3为本发明实施例一提供的一种硬件加速器的架构图；
[0025] 图4为本发明施例一提供的硬件加速器的结构示意图；
[0026] 图5为本发明施例一提供的一种FIFO队列的示意图；
[0027] 图6为本发明施例一提供的另一种硬件加速器器的架构图；
[002引图7为本发明实施例二提供的一种巧片的架构图。
【具体实施方式】
[0029] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚地描 述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明 中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施 例，都属于本发明保护的范围。
[0030] 如图3化及图4所示，本发明实施例一提供了一种硬件加速器10,包括港口电路 100和禪合到接口电路100的加速器核200 ;
[0031] 所述接口电路100包括；输入/输出（I/O)接口 101和队列管理器102化及调度 控制器103 ;
[0032] 所述I/O接口 101用于接收第一任务请求，所述第一任务请求携带有标识信息，所 述标识信息用于指示所述第一任务请求所属的通信制式W及所述第一任务请求的优先级， 应当知道，在支持多模并发的硬件加速器中，例如：硬件加速器支持LTE、GSM和UMTS S种制 式，则硬件加速器所接收的第一任务请求可W是LTE制式下的任务请求，也可W是GSM制式 下的任务请求，而同一种通信制式下的任务请求，又可W根据任务请求的属性，分为多种优 先级的任务请求；
[0033] 所述队列管理器102包括译码电路1021，W及至少两个通道组1022,所述至少两 个通道组1022分别对应预设的至少两种通信制式，且每个通道组分别对应一种通信制式， 其中任一通道组包括至少一个先入先出（first in first out, FIFO)队列，所述至少一个 FIFO队列分别对应预设的至少一个优先级；所述译码电路1021用于对所述第一任务请求 进行译码，W获取所述标识信息，并根据所述标识信息，将所述第一任务请求配置到与所述 标识信息对应的一个FIFO队列中；需要说明的是，各个通道组分别对应不同的通信制式， 而同一个通道组内的至少一个FIFO队列，可W对应不同的优先级，也可W对应相同的优先 级，因为不同类型的任务请求的优先级可能相同也可能不同，具体可W根据实际需要进行 设定，FIFO队列的数量也可W根据实际需要进行设定，该里不做限定；此外，每一个FIFO 队列可W是一个FIFO存储器，或者是共享的缓存中的部分存储空间，具体可W参考在先技 术；
[0034] 所述调度控制器103用于从所述至少两个通道组1022中确定在第n周期内存在 待处理的至少一个第二任务请求的目标通道组，并接收所述加速器核200反馈与所述目标 通道组分别对应的时间参数，根据所述时间参数W及加权轮询（Wei曲ted Round Robin, WRR)算法，对所述目标通道组中的所述至少一个第二任务请求进行调度，并将调度后的所 述至少一个第二任务请求发送给所述加速器核200,其中，第n周期为所述调度控制器103 对所述至少两个通道组1022中的任务请求进行周期性调度时的任意一个周期，其中，n为 自然数；
[0035] 为了更好地说明本发明的技术方案，W下结合图5对FIFO队列，第一任务请求W 及第二任务请求之间的关系作简要说明，如图5所示，本实施例提供了一种FIFO队列的示 意图，由图5可知，该FIFO队列中包括n个元素，即3。，31，32，…，3。_1，本领域技术人员应当 知道，该n个元素可W是用于存储任务请求的n个存储空间，其中，对头（化ont)表示允许 删除的一端，队尾巧ear)表示允许插入的一端，相应的，译码电路1021可W将第一任务请 求配置到FIFO队列队尾的元素3。_冲，而调度控制器103则可W从FIFO队列的对头的元素 a。中获取第二任务请求，当一个FIFO队列在第n周期为满时，则意味着该FIFO队列中存在 需要输出的任务请求，而一个通道组中，只要存在至少一个FIFO队列在第n周期为满，则意 味着该通道组为目标通道组，如果一个通道组中的所有FIFO队列在第n周期均不为满，贝U 意味着该通道组不是目标通道组；关于如何确定一个FIFO队列的空满，在先技术中已经提 供了很多方案，可W参考在先技术，该里不再详述；
[0036] 所述调度控制器103在从所述至少两个通道组1022中确定目标通道组时，具体可 W采用对所述至少两个通道组1022的所有FIFO队列进行轮询，或者并行地对所述至少两 个通道组1022分别进行查询等方式，本实施例对此不做限定；此外，每个FIFO队列接收的 是第一任务请求，经过周期性的调度之后，第一任务请求会从FIFO队列中输出也就是说， 第二任务请求可W视为任一 FIFO队列输出的所述第一任务请求；另外，对所述至少一个 第二任务请求进行调度，其实就是确定将所述至少一个第二任务请求发送给所述加速器核 200的时间顺序；
[0037] 所述加速器核200用于响应调度后的所述至少一个第二任务请求，进一步地，所 述加速器核200还可W用于统计在第n周期内响应的每个任务请求的时间参数，W便在第 n+1周期内反馈给所述调度控制器103进行下一次的调度。应当知道，本发明实施例的加速 器核200可W承载基带巧片中的处理器核的全部或者部分算法功能，因此，所述加速器核 200响应所述至少一个第二任务请求，实际上就是代替处理器核执行相应的算法运算，并反 馈运算结果给所述处理器核，具体可W参考现有技术，该里不再详述。
[003引本实施例中，由于采用接口电路将基带巧片中各个处理器核发送给加速器核200 的第一任务请求配置到不同的通道组中，也就是说，配置到不同的FIFO存储器中，从而在 多种通信制式间进行FIFO存储器配置时，有效地实现了配置过程的隔离，避免了多种通信 制式间的相互影响。进一步地，基于各个通道组的权值，对多个通道组的任务请求进行调 度，可W实现不同通信制式的任务请求之间对于加速器核200的处理能力的隔离，使得硬 件加速器对不同通信制式的任务请求保持预期的处理能力，实现负载均衡。
[0039] 本实施例中，可选地，所述标识信息包括；虚拟机标识符（Virtual Machine Identifier, VMID) W及优先权标识符（Priority Identifier, PID)，其中，VMID 指示了所 述第一任务请求所对应的通信制式，PID指示了所述第一任务请求的优先级；则所述译码 电路1021具体用于根据所述第一 VMID和所述PID，查询预设的第一地址表，确定与所述第 一 VMID和所述PID匹配的FIFO队列，并将所述第一任务请求配置到所述匹配的FIFO队列 中，其中，所述第一地址表包括了所述至少两个通道组1022中的各个FIFO队列与预设的 VMID W及PID之间的对应关系；W下用表1对第一地址表做示例性说明：
[0040]
【权利要求】
1. 一种硬件加速器，其特征在于，包括：接口电路和耦合到所述接口电路的加速器核； 所述接口电路包括：输入/输出（I/O)接口、队列管理器和调度控制器； 所述I/O接口用于接收第一任务请求，所述第一任务请求携带有用于指示所述第一任 务请求所属的通信制式以及优先级的标识信息； 所述队列管理器包括：译码电路，以及至少两个通道组，所述至少两个通道组分别与预 设的至少两种通信制式对应，且每个通道组对应一种通信制式，其中任一通道组包括至少 一个先入先出（FIFO)队列，所述至少一个FIFO队列分别与预设的至少一个优先级对应；所 述译码电路用于对所述第一任务请求进行译码，以获取所述标识信息，并根据所述标识信 息，将所述第一任务请求配置到与所述标识信息匹配的一个FIFO队列中； 所述调度控制器用于从所述至少两个通道组中确定在第n周期内存在待处理的至少 一个第二任务请求的目标通道组，并接收所述加速器核反馈与所述目标通道组分别对应的 时间参数，根据所述时间参数以及加权轮询算法，对所述目标通道组中的所述至少一个第 二任务请求进行调度，其中，第n周期为所述调度控制器对所述至少两个通道组中的任务 请求进行周期性调度时的任意一个周期，n为自然数； 所述加速器核用于响应调度后的所述至少一个第二任务请求。
2. 根据权利要求1所述的硬件加速器，其特征在于，当所述标识信息包括虚拟机标识 符第一 VMID以及优先权标识符PID时，其中，所述第一 VMID指示了所述第一任务请求所属 的通信制式，所述PID指示了所述第一任务请求的优先级； 所述译码电路具体用于根据所述第一 VMID和所述PID，查询预设的第一地址表，确定 与所述第一 VMID和所述PID匹配的FIFO队列，并将所述第一任务请求配置到所述匹配的 FIFO队列中，其中，所述第一地址表包括了所述至少两个通道组中的各个FIFO队列与预设 的VMID以及PID之间的对应关系。
3. 根据权利要求1所述的硬件加速器，其特征在于，当所述标识信息包括VMID以及属 性标识且所述至少一个FIFO队列还分别与预设的属性标识相对应时，其中，所述VMID指示 了所述第一任务请求所属的通信制式，所述属性标识指示了所述第一任务请求的属性； 所述译码电路具体用于根据所述VMID和所述属性标识，查询预设的第二地址表，确定 与所述VMID和所述属性标识匹配的FIFO队列，并将所述第一任务请求配置到与所述VMID 和所述属性标识匹配的FIFO队列中，其中，所述第二地址表包括了所述至少两个通道组中 的各个FIFO队列与预设的VMID以及属性标识之间的对应关系。
4. 根据权利要求1至3任一所述的硬件加速器，其特征在于，所述调度控制器包括：控 制单元，调度单元，选择单元； 所述选择单元用于对所述至少两个通道组进行轮询，以从所述至少两个通道组中确定 所述目标通道组； 所述控制单元用于接收所述加速器核反馈的与所述目标通道组分别对应的时间参数 delayi，并根据下述公式计算所述目标通道组各自的权值， ffi= Duration j= Duration v +delayi/Ratei 其中，Wi为所述目标通道组中的任一通道组i的权值，Duration 通道组i中的任务 请求在第n周期内的累积处理时间，Duratiorv为通道组i中的任务请求在第n-1周期内 的累积处理时间，delayi为在第n-1周期内，通道组i中的每一个任务请求在所述加速器核 中的处理时间，Rate,为所述加速器核预先给所述至少两个通道组分配处理能力时，分配给 通道组i的处理能力所占的比例，i为正整数； 所述调度单元，用于读取所述目标通道组在第n周期内待处理的所述至少一个第二任 务请求，基于所述目标通道组各自的权值，对所述至少一个第二任务请求进行加权轮询调 度，并将调度后的所述至少一个第二任务请求发送给所述加速器核。
5. 根据权利要求4所述的硬件加速器，其特征在于，所述选择单元具体用于对所述至 少两个通道组的所有FIFO队列进行轮询，或者，用于并行地对所述至少两个通道组中的各 个通道组进行轮询，以从所述至少两个通道组中确定所述目标通道组。
6. 根据权利要求4或5所述的硬件加速器，其特征在于，所述调度单元对所述至少一个 第二任务请求进行加权轮询调度时，是根据所述目标通道组各自的权值的大小，按照从小 到大的方式进行调度的。
7. 根据权利要求4至6任一所述的硬件加速器，其特征在于，所述调度单元具体包括： 多路选择开关和调度电路； 所述多路选择开关用于分别将所述目标通道组各自的权值转化为控制信号，按照所述 目标通道组各自的权值大小，以从小到大的顺序依次将每个目标通道组中的第二任务请求 选通后发送给所述调度电路； 所述调度电路用于基于优先级和/或轮询的调度方式，分别将每个目标通道组中的第 二任务请求调度给所述加速器核。
8. 根据权利要求2至7任一所述的硬件加速器，所述加速器核还用于在第n周期内统 计每个任务请求的时间参数，并在第n+1周期内反馈给所述调度控制器，以便所述调度控 制器进行下一次调度。
9. 根据权利要求2至8任一所述的硬件加速器，其特征在于，所述接口电路还包括中断 控制器以及中断接口，所述中断控制器中包括至少两个中断单元，所述至少两个中断单元 与所述至少两种通信制式一一对应，其中任一中断单元用于接收所述加速器核发出的中断 信息，并通过查询预设的中断信息表，获取与所述中断信息对应的VMID，若所述中断信息对 应的VMID与所述任一中断单元对应通道组的预设的VMID相等，则通过所述中断接口发出 所述中断信息，若不相等，则禁止发送所述中断信息，其中，所述中断信息表包括中断信息 与VMID之间的对应关系，所述中断信息用于指示与所述任一中断单元对应的通信制式的 处理器核中断与所述加速器核之间的通信。
10. -种芯片，其特征在于，包括：至少两个处理器核、总线以及如权利要求1至9任一 所述的硬件加速器，所述硬件加速器通过所述总线与所述至少两个处理器核进行通信，所 述至少两个处理器核分别与所述至少两种通信制式一一对应，用于生成不同通信制式的第 一任务请求； 其中任一处理器核用于发送所述第一任务请求给所述硬件加速器，以使所述硬件加速 器响应所述第一任务请求。
11. 根据权利要求10所述的芯片，其特征在于，所述芯片还包括：配置管理器，所述配 置管理器用于为来自所述至少两个处理器核的所述第一任务请求配置所述标识信息，以便 于所述硬件加速器根据所述标识信息对所述第一任务请求进行调度。
【文档编号】G06F5/06GK104503728SQ201510003918
【公开日】2015年4月8日 申请日期:2015年1月4日 优先权日:2015年1月4日
【发明者】万玉鹏 申请人:华为技术有限公司