一种LVDS接口和DSI接口复用电路的制作方法

本发明涉及显示接口领域，尤其涉及一种LVDS接口和DSI接口复用的方法和电路。

背景技术：

低压差分信号(Low Voltage Differential Signaling，LVDS)传输作为一种成熟的信号传输技术，广泛应用于显示接口领域，尤其是液晶显示屏。但随着移动终端的快速发展，对显示接口的带宽提出了更高要求。因此(Mobile Industry Processor Interface，MIPI)联盟提出了显示串行(Display Serial Interface，DSI)接口规范，以满足更高分辨率显示屏的需求。对于移动消费类电子终端而言，为了满足更广泛的市场需求，两种显示接口技术都会出现在移动处理器接口中，以满足不同的客户需求，而客户则会根据实际的方案只选择使用其中的一种接口。

图1是LVDS接口和DSI接口在移动处理器中的典型实现方法。这种方法存在一些缺点：首先，面积较大，LVDS和DSI的接口电路相互独立，需要各自的电路模块来实现；其次，功耗较大，两个电路分别需要单独供电；第三，封装成本较大，LVDS和DSI模块独立，需要在封装时单独出引脚(pin)，LVDS和DSI通常都有5条通道(lane)，这就需要分别封装出10个pin，而在实际的应用中，只会根据开发方案选用其中一种，这必然会导致浪费10个pin的资源。

由此可知，由于现有技术中的LVDS接口和DSI接口设计时互相独立，即两者不复用，则必然会浪费一定的接口资源，增加移动处理器的成本。

技术实现要素：

本发明的目的是提供一种LVDS接口和DSI接口复用电路，以解决由于 LVDS接口和DSI接口不能够复用而导致的接口资源浪费问题。

本发明的目的是通过以下技术方案实现的：

一种低压差分信号LVDS接口和显示差分DSI接口复用电路，包括：数据时钟选择电路、数据时钟同步电路、模式控制电路、数据转换电路和驱动电路；其中，

所述数据时钟选择电路，与所述模式控制电路和所述数据时钟同步电路相连接，用于在所述模式控制电路的模式控制下选择当前的接口模式，接收外部输入的数据信号和时钟信号并提供给所述数据时钟同步电路；

所述数据时钟同步电路，与所述模式控制电路相连接和所述数据转换电路相连接，用于在所述模式控制电路的模式控制下对所述数据信号和时钟信号进行同步，并将同步后的数据信号和时钟信号提供给所述数据转换电路；

所述数据转换电路，与所述模式控制电路和所述驱动电路相连接，用于在所述模式控制电路的模式控制下将同步后的数据信号从并行转换为串行，并输出差分数据信号给所述驱动电路；

所述驱动电路，与所述模式控制电路相连接，用于在所述模式控制电路的模式控制下利用所述差分数据信号控制输出信号的幅度范围和共模范围。

这样，既实现了LVDS接口和DSI接口的复用，还能够减少封装引脚的数目，降低了封装成本，从而降低了接口资源浪费。

可选的，所述驱动电路包括第一电路、阻抗控制电路、第一开关组和第二电路；

所述第一电路，与所述模式控制电路和所述第一开关组相连接，用于在所述模式控制电路的模式控制下向所述第一开关组输出相应模式的电流；

所述第一开关组，与所述数据转换电路相连接，用于在所述差分数据信号的控制下接收所述第一电路输出的电流并输出给所述第二电路；

所述第二电路，与所述第一开关组和所述阻抗控制电路相连接，用于接收所述第一电路输出的电流，在所述阻抗控制电路的控制下对所述电流进行分流 以输出相应的差分信号。

可选的，所述第二电路包括第一可变电阻、第二可变电阻和第一电阻，所述第一开关组包括第一开关和第二开关；

所述第一电阻的第一端与所述第一可变电阻的第一端、所述第一开关连接作为所述差分信号的负输出端，所述第一电阻的第二端与所述第二可变电阻的第一端、所述第二开关连接作为所述差分信号的正输出端，所述第一可变电阻的第二端和所述第二可变电阻的第二端均与源极地电源连接；

所述阻抗控制电路分别与所述第一可变电阻的第三端和所述第二可变电阻的第三端连接，用于控制所述第一可变电阻和所述第二可变电阻的阻值大小使第二电路输出相应的差分信号。

可选的，该LVDS接口和DSI接口复用电路进一步包括：

所述第一开关的栅极与所述数据转换电路输出的差分数据信号的负输出端连接，所述第一开关的源极与所述第一电路的输出端连接，所述第一开关的的漏极与所述第一电阻的第一端连接，所述第二开关的栅极与所述数据转换电路输出的差分数据信号的正输出端连接，所述第二开关的源极与所述第一电路的输出端连接，所述第二开关的漏极与所述第一电阻的第二端连接；

所述第一开关和所述第二开关在所述数据转换电路输出的差分数据信号的控制下开启。

其中，所述第一开关和所述第二开关均为P型晶体管。

可选的，该LVDS接口和DSI接口复用电路进一步包括：

所述第一开关的栅极与所述数据转换电路输出的差分数据信号的正输出端连接，所述第一开关的源极与所述第一电路的输出端连接，所述第一开关的漏极与所述第一电阻的第一端连接，所述第二开关的栅极与所述数据转换电路输出的差分数据信号的负输出端连接，所述第二开关的源极与所述第一电路的输出端连接，所述第二开关的漏极与所述第一电阻的第二端连接；

所述第一开关和所述第二开关在所述数据转换电路输出的差分数据信号 的控制下开启；

其中，所述第一开关和所述第二开关均为N型晶体管。

可选的，所述第一可变电阻包括第二电阻和第一N型晶体管，所述第二可变电阻包括第三电阻和第二N型晶体管，其中所述第二电阻和所述第三电阻的阻值大小相同且大于0，所述第二电阻的第一端与所述第一电阻的第一端连接，所述第一N型晶体管的源极与所述第二电阻的第二端连接，所述第三电阻的第一端与所述第一电阻的第二端连接，所述第二N型晶体管的源极与所述第三电阻的第二端连接，所述第一N型晶体管和所述第二N型晶体管的漏极均与源极地电源连接，所述第一N型晶体管和所述第二N型晶体管的栅极均与所述阻抗控制电路连接；

所述阻抗控制电路包括共模反馈单元和运算放大器，所述共模反馈单元的正输入端与所述第一电阻的第二端连接，所述共模反馈单元的负输入端与所述第一电阻的第一端连接，所述共模反馈单元的输出端与所述运算放大器的正输入端连接，所述运算放大器的负输入端输入的为不同模式下的参考电压，所述运算放大器的输出端分别与第一N型晶体管栅极和第二N型晶体管的栅极连接，所述参考电压为不同模式下接口电路输出的标准差分信号的共模电压；

所述共模反馈单元和所述运算放大器对所述第二电路输出的差分信号进行钳位，并输出偏置电压对所述第一N型晶体管和所述第二N型晶体管进行偏置，以控制所述第一可变电阻和所述第二可变电阻的阻值大小，使第二电路输出相应的差分信号。

可选的，所述第一可变电阻为第三N型晶体管，所述第二可变电阻为第四N型晶体管，所述第四N型晶体管的源极与所述所述第一电阻的第一端连接，所述第二N型晶体管的源极与所述第一电阻的第二端连接，所述第一N型晶体管和所述第二N型晶体管的漏极均与源极地电源连接，所述第一N型晶体管和所述第二N型晶体管的栅极均与所述阻抗控制电路连接；

所述阻抗控制电路包括共模反馈单元和运算放大器，所述共模反馈单元的 正输入端与所述第一电阻的第二端连接，所述共模反馈单元的负输入端与所述第一电阻的第一端连接，所述共模反馈单元的输出端与所述运算放大器的正输入端连接，所述运算放大器的负输入端输入的为不同模式下的参考电压，所述运算放大器的输出端分别与第一N型晶体管栅极和第二N型晶体管的栅极连接，所述参考电压为不同模式下接口电路输出的标准差分信号的共模电压；

所述共模反馈单元和所述运算放大器对所述第二电路输出的差分信号进行钳位，并输出偏置电压对所述第一N型晶体管和所述第二N型晶体管进行偏置，以控制所述第一可变电阻和所述第二可变电阻的阻值大小，使第二电路输出相应的差分信号。

可选的，所述阻抗控制电路包括校准电流源，校准可变电阻，比较器，加减器和校准控制器，

所述校准电流源，用于产生校准电流，并输出给校准可变电阻；

所述比较器的正输入端与所述校准电流源的输出端、校准可变电阻的第一端连接，所述比较器的负输入端输入的为不同模式下的校准电压，用于对输入的电压值进行大小比较，并向所述加减器输出比较结果，所述校准电压为不同模式下标准可变电阻值与校准电流值的乘积；

所述加减器的输入端与所述比较器的输出端连接，用于根据输入的比较结果产生对应的加减指令并输出给所述校准控制器；

所述校准控制器的输入端与加减器的输出端连接，所述校准控制器的输出端与所述校准可变电阻的第三端、第一可变电阻的第三端、第二可变电阻的第三端连接，用于根据输入的加减指令控制所述校准可变电阻、第一可变电阻和所述第二可变电阻的阻值大小使第二电路输出相应的差分信号，其中所述标准可变电阻的第二端与源极地电源连接。

可选的，所述校准可变电阻为M个单元电阻并联，所述单元电阻为设定阻值的NMOS管，M为设定正整数。

附图说明

图1为现有的LVDS接口和DSI接口在移动处理器中的示意图；

图2为现有的DSI和LVDS的通道示意图；

图3A为LVDS接口驱动电路的典型结构示意图；

图3B为DSI接口驱动电路的典型结构示意图；

图4为本发明实施例中LVDS接口和DSI接口复用电路结构示意图；

图5为本发明实施例中LVDS接口和DSI接口复用电路中驱动电路的原理示意图；

图6为本发明实施例中一种LVDS接口和DSI接口复用电路中驱动电路的具体示例图；

图7A为图5中第一开关的一种连接示意图；

图7B为图5中第二开关的一种连接示意图；

图8为图5中可变电阻的一种示意图；

图9为本发明实施例中另一种LVDS接口和DSI接口复用电路中驱动电路的具体示例图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，并不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

对于DSI和LVDS的通道而言，通常都会采用图2所示的结构实现。主要包括两个模块即数据处理电路和驱动电路，其中：

数据处理电路主要实现输入数据的并转串处理，将n+1bit的并行数据转换成1bit的串行数据，通常串行数据是差分的。对于LVDS的通道而言，Data[n：0]是7bit，即将7bit的并行数据转换成1bit的串行数据；对于DSI通道而言，Data[n：0]是8bit，即将8bit的并行数据转换成1bit的串行数据。

驱动电路主要实现串行差分数据的摆幅控制和驱动能力的加强。对于LVDS而言，输出差分信号的幅度范围为250～450mv，共模范围在1.125～1.375v之间；对于DSI而言，DSI输出差分信号的幅度范围为140～270mv，共模范围为150～250mv。

由于数据处理电路都是一些逻辑电路，通常设计难度较小，并且采用低压器件实现，占用面积也很小。而驱动电路会涉及到一些模拟信号和静电释放(Electro-Static discharge，ESD)处理等，通常使用高压器件实现，设计难度较大，占用面积很大，因此成为接口设计的重点和关键。

具体的，图3A是LVDS接口驱动电路的典型结构，按照LVDS的规范要求，LVDS的输出信号幅度范围为250～450mv，并且共模范围在1.125～1.375v之间。典型情况下输出摆幅为350mv，共模电压为1.25v，此时使用两个3.5mA的电流源，以及NM1、NM2、PM1、PM2共计4个MOS开关来切换电流路径，使得3.5mA的电流流过接收端的100Ω电阻来获得摆幅为350mv的差分信号，其中NM1和NM2是N型mos管，PM1和PM2是P型mos管。

图3B是DSI接口驱动电路的典型结构，按照DSI的规范要求，高速模式下，DSI输出信号的幅度范围为140～270mv，共模范围为150～250mv。典型情况下输出摆幅为200mv，共模电压为200mv，此时DSI使用精确的负载电阻R1、R2和外接100Ω一起分流来达到产生差分信号的目的，为了获得共模电压为200mv，需要Ib＝8mA以及R1、R2的阻值均为精确的50Ω。

基于现有的LVDS接口驱动电路和DSI接口驱动电路的结构，本发明实施例提供一种将LVDS接口和DSI接口复用的电路，具体结构参阅图4所示，包括数据时钟选择电路40、数据时钟同步电路41、模式控制电路42、数据转换电路43和驱动电路44；其中，

数据时钟选择电路40，与模式控制电路42和数据时钟同步电路41相连接，用于在模式控制电路42的模式控制下选择当前的接口模式，接收外部输入的数据信号和时钟信号并提供给数据时钟同步电路41。

数据时钟同步电路41，与模式控制电路42相连接和数据转换电路43相连接，用于在模式控制电路42的模式控制下对输入的数据信号和时钟信号进行同步，并将同步后的数据信号和时钟信号提供给数据转换电路43。

数据转换电路43，与模式控制电路42和驱动电路44相连接，用于在所该模式控制电路42的模式控制下将同步后的数据信号从并行转换为串行，并输出差分数据信号给驱动电路44。

驱动电路44，与模式控制电路42相连接，用于在模式控制电路42的模式控制下利用输入的差分数据信号控制输出信号的幅度范围和共模范围。

具体的，参阅图5所示，本发明实施例给出了驱动电路44的原理示意图，该驱动电路44包括第一电路50、阻抗控制电路51、第一开关组52和第二电路53，其中；

第一电路50，与模式控制电路42和第一开关组52相连接，用于在模式控制电路42的模式控制下向第一开关组52输出相应模式的电流。

第一开关组52，与数据转换电路43相连接，用于在数据转换电路43输出的差分数据信号的控制下接收第一电路50输出的电流并输出给第二电路53。

第二电路53，与第一开关组52和阻抗控制电路51相连接，用于接收第一电路50输出的电流，在阻抗控制电路51的控制下对输入的电流进行分流以输出相应的差分信号。

具体的，第二电路53包括第一可变电阻RX1、第二可变电阻RX2和第一电阻R1，第一开关组52包括第一开关S1和第二开关S2，其中：

第一电阻R1的第一端与第一可变电阻RX1的第一端、第一开关S1连接作为差分信号的负输出端，第一电阻R1的第二端与第二可变电阻RX2的第一端、第二开关S2连接作为差分信号的正输出端，第一可变电阻RX1的第二端和第二可变电阻RX2的第二端均与源极地电源连接。

阻抗控制电路51分别与第一可变电阻RX1的第三端和第二可变电阻RX2的第三端连接，用于控制第一可变电阻RX1和第二可变电阻RX2的阻值大小 使第二电路53输出相应的差分信号。

由此可知，图5是图4中驱动电路44的一种实现结构图。开关S1和S2受输入的差分信号控制，只开启其中之一。Rx1和Rx2是可变电阻且阻值在任何时刻都保持相同，令Rx1＝Rx2＝Rx，阻值受阻抗控制电路的控制，根据工作模式来确定阻值。电流源Ib也需要根据工作模式来确定电流值。

以S1开启为例，假设输出差分信号的共模电压为Vcom，差分信号的摆幅为Vdiff，那么很容易推导得出如下结果：

Vp+Vn＝Rx·I＝2Vcom

对于LVDS工作模式，典型情况下，要求Vcom＝1.25v，信号摆幅为0.35v，这样得出：

Rx＝2050/7≈293Ω，I＝7/820≈0.0085A

对于DSI工作模式，典型情况下，要求Vcom＝0.2v，信号摆幅为0.2v，这样得出：

Rx＝50Ω，I＝0.008A

通过以上分析可知，只需要选择不同的Rx和Ib值就可实现LVDS和DSI两种工作模式。并且两者的基准电流Ib很接近，只需对Ib进行微调即可。比如为了满足输出差分信号摆幅可以在较宽范围内可调，可以设置Ib的可调范围为8mA±3.5mA，即4.5mA～11.5mA，以0.5mA为步长。

进一步的，图5中的第一开关S1和第二开关S2可以使用晶体管来实现其功能，若第一开关S1和第二开关S2均为P型晶体管，第一开关S1用PM1表示，第二开关S2用PM2表示，此时驱动电路的结构可参阅图6所示，其中，第一开关S1的栅极与数据转换电路43输出的差分数据信号的负输出端连接，第一开关S1的源极与第一电路50的输出端连接，第一开关S1的的漏极与第一电阻R1的第一端连接，第二开关S2的栅极与数据转换电路43输出的差分数据信号的正输出端连接，第二开关S2的源极与第一电路50的输出端连接， 所述第二开关S2的漏极与所述第一电阻R1的第二端连接。

第一开关S1和第二开关S2在数据转换电路43输出的差分数据信号的控制下开启其中之一。

又例如，若图5中的第一开关S1和第二开关S2均为N型晶体管，此时，只需控制将图6中数据转换电路43输出的差分数据信号对调即可实现相同功能，其中，第一开关S1的栅极与数据转换电路43输出的差分数据信号的正输出端连接，第一开关S1的源极与第一电路50的输出端连接，第一开关S1的漏极与第一电阻R1的第一端连接，第二开关S2的栅极与数据转换电路43输出的差分数据信号的负输出端连接，第二开关S2的源极与第一电路50的输出端连接，第二开关S2的漏极与所述第一电阻R1的第二端连接。

第一开关S1和第二开关S2在数据转换电路43输出的差分数据信号的控制下开启其中之一，具体的，第一开关和第二开关连接示意图可参阅图7A和图7B所示。

进一步的，图5中的第一可变电阻RX1和第二可变电阻RX2可以通过使用固定电阻与N型晶体管串联的方式实现其功能，此时驱动电路的结构可参阅图6所示，第一可变电阻RX1包括第二电阻R2和第一N型晶体管NM1，第二可变电阻RX2包括第三电阻R3和第二N型晶体管NM2，其中第二电阻R2和第三电阻R3的阻值大小相同且大于0，第二电阻R2的第一端与第一电阻R1的第一端连接，第一N型晶体管NM1的源极与第二电阻R2的第二端连接，第三电阻R3的第一端与第一电阻R1的第二端连接，第二N型晶体管NM2的源极与第三电阻R3的第二端连接，第一N型晶体管NM1和第二N型晶体管NM2的漏极均与源极地电源连接，第一N型晶体管NM1述第二N型晶体管NM2的栅极均与阻抗控制电路51连接；

阻抗控制电路51包括共模反馈单元610和运算放大器611，所述共模反馈单元610的正输入端与第一电阻R1的第二端连接，共模反馈单元610的负输入端与第一电阻R1的第一端连接，共模反馈单元610的输出端与运算放大器 611的正输入端连接，运算放大器611的负输入端输入的为不同模式下的参考电压，运算放大器611的输出端分别与第一N型晶体管NM1的栅极和第二N型晶体管NM2的栅极连接，参考电压为不同模式下接口电路输出的标准差分信号的共模电压，共模反馈单元610输出给运算放大器611的为第二电路53输出的共模电压。

共模反馈单元610和运算放大器611对第二电路53输出的差分信号进行钳位，并输出偏置电压对第一N型晶体管NM1和第二N型晶体管NM2进行偏置，以控制第一可变电阻RX1和第二可变电阻RX2的阻值大小，使第二电路53输出相应的差分信号。

由此可知，图6是图5的一个具体电路实现实例，PM1和PM2为两个PMOS开关，分别由满摆幅的差分信号DIN/DIP控制，以选择电流的路径，开启其中之一；用一个固定电阻和一个NMOS的串联实现可变电阻Rx1和Rx2；用共模反馈单元和运算放大器(OP)来对第二电路输出的差分信号的共模电压进行钳位，然后输出偏置电压Vb分别对NM1和NM2进行偏置，以获得所需要的阻抗Rx，这是一个负反馈过程，若第二电路输出的差分共模电压Vcom大于Vref，此时运算放大器输出的偏置电压Vb变大，从而使可变电阻Rx1和Rx2得阻值变小，使第二电路输出的差分共模电压Vcom变小，如此往复，直到运算放大器输出稳定的偏置电压Vb，则满足要求。根据对图5中的分析可知，在LVDS模式时，选择I_LVDS为8.5mA，Vref_LVDS为1.25v；在DSI模式时，选择I_DSI为8mA，Vref_DSI为0.2v。具体的，当可变电阻中的固定电阻阻值为0时，此时可变电阻Rx1和Rx2单独使用NMOS实现，如图8所示。

图6中的阻抗控制电路51对可变电阻Rx1和Rx2的控制是采用模拟信号实现的，阻抗控制电路51也可以采用数字校准的方法实现，如图9所示，阻抗控制电路51包括校准电流源90，校准可变电阻RX0，比较器91，加减器92和校准控制器93，其中：

校准电流源90用于产生校准电流Ic，并输出给校准可变电阻RX0，其中 RX0与图5中RX1和RX2的阻值大小相同，实现方式也完全相同，较佳的，RX0、RX1与RX2都可以采用相同的M个NMOS管并联实现，M根据实际情况具体确定。

比较器91的正输入端与校准电流源90的输出端、校准可变电阻RX0的第一端连接，比较器91的负输入端输入的为不同模式下的校准电压，用于对输入的电压值进行大小比较，并向加减器92输出比较结果，校准电压为不同模式下标准可变电阻值与校准电流值的乘积。

加减器92的输入端与比较器91的输出端连接，用于根据输入的比较结果产生对应的加减指令并输出给校准控制器93。

校准控制器93的输入端与加减器92的输出端连接，校准控制器93的输出端与标准可变电阻RX0的第三端、第一可变电阻RX1的第三端、第二可变电阻RX2的第三端连接，用于根据输入的加减指令控制标准可变电阻RX0、第一可变电阻RX1和第二可变电阻RX2的阻值大小使第二电路输出相应的差分信号，其中所述标准可变电阻RX0的第二端与源极地电源连接。

由图9可知，Ic为校准电流，流过Rx0产生一个基准电压Va，Va随Rx0的变化而变化，根据不同的工作模式选定校准电压Vc，并与Va进行比较，将比较结果送给加减器92，加减器92根据输入的比较结果产生对应的加减指令并输出给校准控制器93，校准控制器93产生并输出校准码Cal_code。Rx0、Rx1和Rx2则使用M个单元电阻R0的并联实现，较佳的单元电阻R0可以采用NMOS管实现，M的数值受校准输出码Cal_code控制。根据比较器91的输出结果，在校准时钟Cal_clock每个上升沿对校准输出码Cal_code进行加1或减1操作，校准控制器93通过判断，最终获得最接近目标阻值的校准码。校准码Cal_code的bit数目可以根据可接受的校准精度选择。比如，当单元电阻的数目M＝31时，可以选择Cal_code为5bit，每一比特位并分别按1:2:4:8:16的比例控制所有电阻单元。若Ic＝20mA，在DSI模式时，典型情况下，Rx1＝Rx2＝Rx＝50Ω，此时Vc＝Rx*Ic＝50*20＝1000mV，若此时Va大于Vc，则 比较器91向加减器92输出比较结果，比较器91根据比较结果输出+1的加减指令，反之，则输出-1的加减指令，校准控制器93根据当前的加减指令+1，对当前可变电阻Rx0阻值对应的校准码执行+1的操作，从而改变校准电阻Rx0的阻值，使可变电阻的并联单元数目增加，减小Rx0的阻值，使基准电压Va的值减小，如此往复，当校准码Cal_code在两个数值之间频繁跳动时，假设当Cal_code在10000和10001之间来回跳动2次时，此时选定Cal_code为10001的校准码，此时控制的Rx0阻值大小为16+1＝17个单元电阻R0的并联，进一步的确定第一可变电阻RX1和第二可变电阻RX2的阻值大小，令RX0＝RX1＝RX2，即第一可变电阻RX1和第二可变电阻RX2都采用17个单元电阻R0的并联方式来实现。

综上所述，本发明实施例给出一种低压差分信号LVDS接口和显示差分DSI接口复用电路，该电路包括：数据时钟选择电路、数据时钟同步电路、模式控制电路、数据转换电路和驱动电路；其中，数据时钟选择电路，与模式控制电路和数据时钟同步电路相连接，用于在模式控制电路的模式控制下选择当前的接口模式，接收外部输入的数据信号和时钟信号并提供给数据时钟同步电路；数据时钟同步电路，与模式控制电路相连接和数据转换电路相连接，用于在模式控制电路的模式控制下对数据信号和时钟信号进行同步，并将同步后的数据信号和时钟信号提供给数据转换电路；数据转换电路，与模式控制电路和驱动电路相连接，用于在模式控制电路的模式控制下将同步后的数据信号从并行转换为串行，并输出差分数据信号给驱动电路；驱动电路，与模式控制电路相连接，用于在模式控制电路的模式控制下利用差分数据信号控制输出信号的幅度范围和共模范围，这样，既实现了LVDS接口和DSI接口的复用，还能够减少封装引脚的数目，降低了封装成本，从而降低了接口资源浪费。

本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包 含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明实施例进行各种改动和变型而不脱离本发明实施例的精神和范围。这样，倘若本发明实施例的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。