1.一种集成电路，包括：
多个逻辑模块，其中，每个逻辑模块包括多个边缘并且在操作期间能被配置成与和所述逻辑模块的各边缘相邻的至少一个逻辑模块连接，并且其中每个逻辑模块包括：
多个输入/输出时钟路径，其中每个输入/输出时钟路径与所述逻辑模块的不同边缘相关联，所述多个输入/输出时钟路径包括：
多个输入时钟路径，每个输入时钟路径能被配置成从相连的相邻的第一逻辑模块接收模块输入时钟信号，以及
多个输出时钟路径，每个输出时钟路径能被配置成将模块输出时钟信号输出到相连的相邻的第二逻辑模块，其中所述输出时钟路径中的至少一个输出时钟路径包括：
U弯电路，其连接到相关联的输出时钟路径或者连接在相关联的输出时钟路径中，以(i)接收相对于所述模块输出时钟信号具有第一预定偏斜的模块时钟信号和(ii)提供具有第二预定偏斜的模块时钟信号；
时钟生成电路，其耦接到所述输出时钟路径的所述U弯电路，以从所述U弯电路接收所述模块时钟信号并且基于所述模块时钟信号生成模块时钟；以及
可编程逻辑电路，其耦接到所述时钟生成电路，以接收所述模块时钟并且基于所述模块时钟执行操作。
2.根据权利要求1所述的集成电路，其中每个逻辑模块的所述U弯时钟电路包括一个或多个缓冲器。
3.根据权利要求1所述的集成电路，其中每个逻辑模块的所述U弯时钟电路基本上由一个或多个缓冲器组成。
4.根据权利要求1所述的集成电路，其中每个逻辑模块包括四个或更多输入/输出时钟路径，每个输入/输出时钟路径与所述逻辑模块的不同边缘相关联。
5.根据权利要求1所述的集成电路，其中所述模块时钟包括与所述逻辑模块相关联的可编程偏斜。
6.根据权利要求1所述的集成电路，其中所述逻辑模块包括多个U弯电路，至少一个U弯电路连接到每个输出时钟路径时钟或者连接在每个输出时钟路径时钟中。
7.一种集成电路，包括：
多个逻辑模块，其中每个逻辑模块包括多个边缘并且在操作期间能被配置成与一个或多个相邻逻辑模块连接于所述逻辑模块的相关联的边缘处，并且其中：
第一逻辑模块包括：
多个输入/输出时钟路径，其中每个输入/输出时钟路径与所述第一逻辑模块的不同边缘相关联，所述多个输入/输出时钟路径包括：
多个输入时钟路径，包括第一输入时钟路径，所述第一输入时钟路径能被配置成从相邻于第一逻辑模块的第一侧的第二逻辑模块接收模块输入时钟信号，以及
多个输出时钟路径，包括(a)第一输出时钟路径，其能被配置成将模块输出时钟信号输出到相邻的第三逻辑模块，其中所述第三逻辑模块连接于所述第一逻辑模块的第二侧，和(b)第二输出时钟路径，其能被配置成将模块输出时钟信号输出到相邻的第四逻辑模块，其中所述第四逻辑模块连接于第一逻辑模块的第三侧，并且其中所述多个输出时钟路径中的至少一个输出时钟路径包括U弯电路，所述U弯电路连接到所述至少一个输出时钟路径或连接在所述至少一个输出时钟路径中，以(i)接收相对于所述模块输出时钟信号具有预定偏斜的信号和(ii)提供第一模块时钟信号；
时钟生成电路，其耦接到所述U弯电路，以从所述U弯电路接收所述第一模块时钟信号并且基于所述第一模块时钟信号生成所述第一逻辑模块的第一模块时钟；以及
可编程逻辑电路，其耦接到所述时钟生成电路，以接收所述第一模块时钟并且基于所述第一模块时钟执行操作。
8.根据权利要求7所述的集成电路，其中所述第一模块时钟和所述模块输出时钟信号之间具有预定偏斜。
9.根据权利要求7所述的集成电路，其中所述第一模块时钟和所述模块输出时钟信号之间基本上具有零偏斜。
10.根据权利要求7所述的集成电路，其中所述第一U弯时钟电路和所述第二U弯时钟电路是一个或多个缓冲器。
11.根据权利要求7所述的集成电路，其中所述逻辑模块包括多个U弯电路，至少一个所述U弯电路连接到每个输出时钟路径时钟或者连接在每个输出时钟路径时钟中。
12.根据权利要求7所述的集成电路，其中
所述第三逻辑模块包括：
多个输入/输出时钟路径，其中所述第三逻辑模块的每个输入/输出时钟路径与所述第三逻辑模块的不同边缘相关联，所述第三逻辑模块的所述多个输入/输出时钟路径包括：
多个输入时钟路径，包括第一输入时钟路径，所述第一输入时钟路径能被配置成从所述第一逻辑模块接收所述第一模块输出时钟信号，其中所述第三逻辑模块与所述第一逻辑模块连接于所述第三逻辑模块的第一侧，以及
多个输出时钟路径，包括(a)第一输出时钟路径，其能被配置成将模块输出时钟信号输出到第五逻辑模块，所述第五逻辑模块连接于所述第三逻辑模块的第二侧，和(b)第二输出时钟路径，其能被配置成将模块输出时钟信号输出到第六逻辑模块，所述第六逻辑模块连接于所述第三逻辑模块的第三侧，其中所述多个输出时钟路径中的至少一个输出时钟路径包括U弯电路，所述U弯电路连接到所述至少一个输出时钟路径或连接在所述至少一个输出时钟路径中，以(i)接收相对于所述模块输出时钟信号具有预定偏斜的信号和(ii)提供第三模块时钟信号；
时钟生成电路，其耦接到所述第三逻辑模块的所述U弯电路，以从所述第三逻辑模块的所述U弯电路接收所述第三模块时钟信号并且基于所述第三模块时钟信号生成第三模块时钟；以及
可编程逻辑电路，其耦接到所述第三逻辑模块的所述时钟生成电路，以接收所述第三模块时钟并且基于所述第三模块时钟执行操作。
13.根据权利要求12所述的集成电路，其中所述第一模块时钟和所述第三模块时钟之间具有预定偏斜。
14.根据权利要求12所述的集成电路，其中所述第一模块时钟和所述第三模块时钟之间基本上具有零偏斜。
15.一种集成电路，包括：
多个逻辑模块，包括：
第一逻辑模块，其在操作期间能被配置成与一个或多个相邻的逻辑连接，并且其中所述第一逻辑模块包括：
多个输入/输出时钟路径，其中每个输入/输出时钟路径包括：
第一输入时钟路径，其用于从与第一输入时钟路径连接的第一相邻逻辑模块接收第一模块输入时钟信号，
第二输入时钟路径，其用于从与第二输入时钟路径连接的所述第一相邻逻辑模块接收第二模块输入时钟信号，
多个输出时钟路径，包括：
第一输出时钟路径，其能被配置成将第一模块输出时钟信号输出到与第一输出时钟路径连接的第二相邻逻辑模块，
第二输出时钟路径，其能被配置成将第二模块输出时钟信号输出到与第二输出时钟路径连接的所述第二相邻逻辑模块，
第一U弯电路，其连接到所述至少一个输出时钟路径或连接在所述至少一个输出时钟路径中，以(i)接收相对于第一模块输出时钟信号具有预定偏斜的第一信号和(ii)提供所述第一信号；
第二U弯电路，其连接到至少一个输出时钟路径或连接在所述至少一个输出时钟路径中，以(i)接收相对于第二模块输出时钟信号具有预定偏斜的第二信号和(ii)提供所述第二信号；
时钟生成电路，其耦接到所述第一U弯电路和所述第二U弯电路，以从U弯电路接收所述第一模块时钟信号和所述第二模块时钟信号并且分别使用所述第一模块时钟信号和所述第二模块时钟信号来生成第一模块时钟和第二模块时钟；以及
可编程逻辑电路，其耦接到所述时钟生成电路，以接收所述第一模块时钟和所述第二模块时钟并且基于所述第一模块时钟和所述第二模块时钟执行操作。
16.根据权利要求15所述的集成电路，其中所述第一模块时钟和所述第一模块输出时钟信号之间具有预定偏斜。
17.根据权利要求15所述的集成电路，其中所述第一模块时钟和所述第一模块输出时钟信号之间基本上具有零偏斜。
18.根据权利要求15所述的集成电路，其中所述第一U弯时钟电路和所述第二U弯时钟电路是一个或多个缓冲器。
19.根据权利要求15所述的集成电路，其中所述第一U弯时钟电路和所述第二U弯时钟电路基本上由一个或多个缓冲器组成。
20.根据权利要求15所述的集成电路，其中所述逻辑模块包括多个U弯电路，至少一个所述U弯电路连接到每个输出时钟路径时钟或者连接在每个输出时钟路径时钟中。