技术总结
一种集成电路包括多个逻辑模块，其中各逻辑模块包括多个边缘并且能被配置成与相邻的逻辑模块连接。各逻辑模块包括多个输入/输出时钟路径，其中各输入/输出时钟路径与逻辑模块的不同边缘相关联。所述多个输入/输出时钟路径包括：多个输入时钟路径，各输入时钟路径能被配置成从相邻的第一逻辑模块接收模块输入时钟信号；以及多个输出时钟路径，各输出时钟路径能被配置成将模块输出时钟信号输出到相邻的第二逻辑模块。输出时钟路径包括U弯电路，所述U弯电路接收具有第一预定偏斜的模块时钟信号并且提供具有第二预定偏斜的模块时钟信号。
技术研发人员：成·C·王
受保护的技术使用者：弗莱克斯-罗技克斯技术公司
文档号码：201580006846
技术研发日：2015.05.14
技术公布日：2016.11.30