1.一种应对多核处理器监听访问冲突的Cache设计结构，其特征在于，包括：
用于监听第一周期处理器端替换写、总线端监听读的冲突解决模块；
用于监听第一周期处理器检错写、总线端监听读的冲突解决模块；
用于监听第二周期处理器端写、总线端监听写的冲突解决模块；
用于监听第二周期处理器端读、总线端写的冲突解决模块；
各个冲突解决模块均包括用于存储Tag、Valid及Parity值的两路双端口Cache(Way0、Way1)、处理器端访问地址CPU Addr、总线端监听地址Snoop_addr、用于选择Cache替换路的替换算法选择器、用于接收待编码信息并输出校验元的校验元编码器，以及用于接收编码字和校验元并输出错误指示信号的校验元解码器；所述的两路双端口Cache包括两个地址端口(A1、A2)、两个读使能端口(OE1、OE2)、两个写使能端口(WE1、WE2)、两个数据输入端口(D1、D2)以及两个数据输出端口(Q1、Q2)；处理器端访问地址CPU Addr包括用于作为地址访问两路双端口Cache(Way0、Way1)的L1-index段以及用于作为校验元编码字信息源的L1-tag段，总线端监听地址Snoop_addr中的L1-index段作为地址监听访问两路双端口Cache(Way0、Way1)；冲突解决模块还包括用于接收处理器端访问地址CPU Addr与总线端监听地址Snoop_addr中的L1-index段并进行比较的访问冲突判别电路。
2.一种应对多核处理器监听访问冲突的Cache设计方法，其特征在于，包括：
用于监听第一周期处理器端替换写、总线端监听读的冲突解决过程；
用于监听第一周期处理器检错写、总线端监听读的冲突解决过程；
用于监听第二周期处理器端写、总线端监听写的冲突解决过程；
用于监听第二周期处理器端读、总线端写的冲突解决过程。
3.根据权利要求2所述应对多核处理器监听访问冲突的Cache设计结构，其特征在于：用于监听第一周期处理器端替换写、总线端监听读的冲突解决过程包括双端口RAM总线端的读使能端OE2以及双端口RAM处理器端的写使能端，访问冲突判别电路比较结果若相等则输出miss为‘0’，若不等则输出miss为‘1’，双端口RAM总线端的读使能端OE2由监听使能信号Snoop_en与取反后的miss信号经过与门提供，双端口RAM处理器端的写使能端由替换算法选择器的输出选择信号以及miss信号经过与门提供。
4.根据权利要求2所述应对多核处理器监听访问冲突的Cache设计结构，其特征在于：用于监听第一周期处理器检错写、总线端监听读的冲突解决过程通过双端口RAM处理器端将各路Tag、Valid及Parity的值通过一端数据输出端口送入解码器，若输出错误标识有效，则置Valid的该数据输出端口有效，允许处理器检错写，并且由miss信号、Snoop_en信号以及取反后的该数据输出端口信号经过与门控制另一端读使能端口。
5.根据权利要求2所述应对多核处理器监听访问冲突的Cache设计结构，其特征在于：用于监听第二周期处理器端写、总线端监听写的冲突解决过程包括作为Tag存储体监听端的一端数据输出端口，该端口输出的tag值与总线端监听地址Snoop_addr中的L1-tag段匹配，若相同输出的match信号与经过寄存器延迟一个周期的Snoop_en信号经过与门作用于Valid的该端写使能端口使该数据副本无效，监听端Tag、Parity的写使能端口与读使能端口无效；在处理器端，写操作校验错清除valid后Tag、Valid及Parity通过另一端数据输出端口将输出信息送入解码器，校验错输出error信号则该端写使能端口信号经过取反后与error信号、miss信号经过与门作用于另一端写使能端口，取消处理器端的写操作。
6.根据权利要求2所述应对多核处理器监听访问冲突的Cache设计结构，其特征在于：用于监听第二周期处理器端读、总线端写的冲突解决过程包括在第二周期发现总线端监听命中时，令Valid存储体的一端写使能端口有效，该端写使能端口信号经过取反，与miss信号以及处理器读使能信号经过与门后作用于另一个读使能端口。
7.根据权利要求6所述应对多核处理器监听访问冲突的Cache设计结构，其特征在于：处理器总线端在第二周期将读出的tag、parity值锁存后经过多路选择器旁路返回到处理器端。