现场可编辑门阵列间并行高速接口的装置和方法与流程

本发明涉及高速交换机芯片测试领域，具体而言，涉及一种现场可编辑门阵列间并行高速接口的装置和方法。
背景技术：
：在高速交换机芯片设计的最后阶段，会借助现场可编辑门整列(Field－ProgrammableGateArray，FPGA)芯片来测试在真实网络环境中的功能及性能。在基于FPGA的测试工程中，由于设计的资源超出了单片FPGA的容量，所以实际工程中有时会将设计分到两块或多块FPGA芯片上。常用的互连技术一般采用FPGA的知识产权核(IntellectualPropertyCore，IP核)的高速串行接口设计，基于IP核的接口设计通常采用以太网接口协议或者RapidIO协议。但是，这些串行协议都会用到FPGA的固有高速串行收发器，在原有收发器已经被测试环境占用的情况下，无法再通过将建立多块FPGA芯片之间的高速通信连接。技术实现要素：为了克服现有技术中的上述不足，本发明所要解决的技术问题是提供一种现场可编辑门阵列间并行高速接口的装置和方法，其能建立多个现场可编辑门阵列芯片间的高速并行通信。就装置而言，本发明提供一种现场可编辑门阵列间并行高速接口的装置，所述装置包括相互连接的第一现场可编辑门阵列芯片和第二现场可编辑门阵列芯片，所述第一现场可编辑门阵列芯片与所述第二现场可编辑门阵列芯片工作与同一时钟频率下，其中，所述第一现场可编辑门阵列芯片包括第一处理模组、多个并行发送端口和数据稳定模组；所述多个并行发送端口分别与所述第一处理模组和所述数据稳定模组连接，将所述第一处理模组输出的并行信号发送至所述数据稳定模组；所述数据稳定模组用于接收并处理所述并行信号，以减少所述多个并行发送端口间的信号延时，并将处理后的所述并行信号发送至所述第二现场可编辑门阵列芯片；所述第二现场可编辑门阵列芯片包括一计数器、并行接收端口和第二处理模组；所述计数器与所述并行接收端口连接，所述计数器在其计数达到一设定计数阈值，向所述并行接收端口发送信号采集命令；所述并行接收端口与所述数据稳定模组连接，所述并行接收端口在接收到所述信号采集命令后采集所述数据稳定模组输出的所述并行信号，并将所述并行信号发送给所述第二处理模组。进一步的，在所述现场可编辑门阵列间并行高速接口的装置中，所述数据稳定模组包括与每一所述并行发送端口连接的多个触发器。进一步的，在所述现场可编辑门阵列间并行高速接口的装置中，与每一所述并行发送端口连接的触发器的个数相同。进一步的，在所述现场可编辑门阵列间并行高速接口的装置中，所述第一现场可编辑门阵列芯片还包括第一时钟模组，所述第一时钟模组与所述多个触发器连接，所述第一时钟模组向所述多个触发器发送第一时钟信号，所述第一时钟信号驱动所述多个触发器同步工作。进一步的，在所述现场可编辑门阵列间并行高速接口的装置中，所述触发器包括D触发器。进一步的，在所述现场可编辑门阵列间并行高速接口的装置中，所述触发器包括边缘触发器。进一步的，在所述现场可编辑门阵列间并行高速接口的装置中，所述设定计数阈值大于所述第一现场可编辑门阵列芯片每个并行接口输出端口接入的触发器的个数。进一步的，在所述现场可编辑门阵列间并行高速接口的装置中，所述第二现场可编辑门阵列芯片还包括一第二时钟模组，所述第二时钟模组与所述计数器连接，所述第二时钟模组向所述计数器发送一第二时钟信号，所述计数器每收到一次所述第二时钟信号进行一次计数。进一步的，在所述现场可编辑门阵列间并行高速接口的装置中，所述计数器在收到由所述第一现场可编辑门阵列芯片发送的一数据有效信号时开始计数。就方法而言，本发明提供一种现场可编辑门阵列间并行高速接口的方法，应用于上述现场可编辑门阵列间并行高速接口的装置，所述方法包括：所述第一现场可编辑门整列芯片向所述第二现场可编辑门整列芯片发送数据有效信号；所述第二现场可编辑门整列芯片接收到所述数据有效信号，启动所述计数器开始计数；所述第一处理模组将所述并行信号发送至所述数据稳定模组，所述数据稳定模组接收处理所述并行信号，以减少所述多个并行发送端口间的信号延时，再将所述并行信号发送至所述第二现场可编辑门阵列芯片；所述计数器在其计数达到一设定计数阈值，向所述并行接收端口发送信号采集命令；所述并行接收端口在接收到所述信号采集命令后采集所述数据稳定模组输出的所述并行信号，并将所述并行信号发送给所述第二处理模组。相对于现有技术而言，本发明具有以下有益效果：本发明提供的一种现场可编辑门阵列间并行高速接口的装置和方法，通过在所述第一现场可编辑门阵列芯片的所述并行发送端口后接一所述数据稳定模组，接收处理所述第一现场可编辑门阵列芯片发出的并行信号，减少所述多个并行发送端口间的信号延时，并将处理后的所述并行信号发送至所述第二现场可编辑门阵列芯片。如此，解决了芯片间高速并行连接时数据发送不稳定的缺陷，建立了所述第一现场可编辑门阵列芯片与所述第二现场可编辑门阵列芯片间可靠的高速并行连接。附图说明为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。图1为本发明实施例提供的现场可编辑门阵列间并行高速接口的装置的结构框图；图2为本发明实施例提供的第一现场可编辑门整列芯片的一种结构框图；图3为本发明实施例提供的第一现场可编辑门整列芯片的另一种结构框图；图4为本发明实施例提供的第二现场可编辑门整列芯片的一种结构框图；图5为本发明实施例提供的第二现场可编辑门整列芯片的另一种结构框图；图6为本发明实施例提供的现场可编辑门阵列间并行高速接口的方法流程示意图。上述附图中，各附图标记对应的名称为：现场可编辑门阵列间并行高速接口的装置10第一现场可编辑门阵列芯片100第一处理模组110并行发送端口120数据稳定模组130第一时钟模组140第二现场可编辑门阵列芯片200第二处理模组210并行接收端口220计数器230第二时钟模组240具体实施方式为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。在本发明的描述中，需要说明的是，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。在本发明的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。请参照图1，本实施例提供一种现场可编辑门阵列间并行高速接口的装置10，所述装置包括相互连接的第一现场可编辑门阵列芯片100和第二现场可编辑门阵列芯片200，其中所述第一现场可编辑门阵列芯片100和第二现场可编辑门阵列芯片200的连接方式为并行连接。所述第一现场可编辑门阵列芯片100与所述第二现场可编辑门阵列芯片200工作与同一时钟频率下。请参照图2，所述第一现场可编辑门阵列芯片100包括第一处理模组110、多个并行发送端口120及数据稳定模组130。在实际测试环境中，并行通信方式存在所述第一现场可编辑门阵列芯片100的多个并行发送端口120之间有信号延时的缺陷，导致所述第二现场可编辑门阵列芯片200在采集并行信号时不能获得稳定完整的并行信号。本实施例通过在所述并行发送端口120设置一所述数据稳定模组130，将并行信号间的信号延时减少，并延长并行信号的有效时间，以使所述并行信号更为稳定。具体地，所述多个并行发送端口120分别与所述第一处理模组110和所述数据稳定模组130连接，将所述第一处理模组110输出的并行信号发送至所述数据稳定模组130。所述数据稳定模组130接收并处理所述并行信号，减少所述多个并行发送端口120间的信号延时，并将处理后的所述并行信号发送至所述第二现场可编辑门阵列芯片200。具体的，请参照图3，所述数据稳定模组130包括依次连接于每一所述并行发送端口120后的多个触发器131，其中每个所述并行发送端口120之后连接的所述触发器131的个数相同。在本实施例中，所述触发器131可以为边缘触发的D触发器。在本实施例中，所述第一现场可编辑门阵列芯片100还包括一第一时钟模组140，所述第一时钟模组140与每一所述触发器131连接。所述第一时钟模组140向每一所述触发器131发送一第一时钟信号，所述第一时钟信号驱动所述多个触发器131同步工作。具体地，请参照图4，所述第二现场可编辑门阵列芯片200包括并行接收端口220、计数器230和第二处理模组210。所述计数器230与所述并行接收端口220连接，所述计数器230在其计数达到一设定计数阈值时，向所述并行接收端口220发送信号采集命令。在本实施例中，请参照图5，所述第二现场可编辑门阵列芯片200还包括一第二时钟模组240，所述第二时钟模组240与所述计数器230连接，所述第二时钟模组240向所述计数器230发送一第二时钟信号，所述计数器230每收到一次所述第二时钟信号进行一次计数。在本实施例中，所述第二时钟信号可设置为与所述第一时钟信号频率相同。在本实施例中，所述计数器230在收到由所述第一现场可编辑门阵列芯片100发送的一数据有效信号时开始计数。所述设定计数阈值大于所述第一现场可编辑门阵列芯片100每个并行发送端口120后连接的触发器131的个数。在本实施例中，所述设定计数阈值不能过大，过大的设定计数阈值会对所述第二现场可编辑门阵列芯片200综合运行造成影响。理论上当所述第二现场可编辑门阵列芯片200工作在400MHz的时钟频率下时，所述设定计数阈值可以设置在15～25次，所述第一现场可编辑门阵列芯片100每个并行接口输出端口接入的触发器131的个数小于所述设定计数阈值。基于上述设计，本发明提供的一种现场可编辑门阵列间并行高速接口的装置的工作原理如下：当所述第一现场可编辑门阵列芯片100需要与所述第二现场可编辑门阵列芯片200进行并行数据传输时，所述第一现场可编辑门阵列芯片100先向所述第二现场可编辑门阵列芯片200发送一数据有效信号。所述第二现场可编辑门阵列芯片200在收到所述数据有效信号后启动所述计数器230开始计数。所述第一现场可编辑门阵列芯片100的第一处理模组110将需要发送的并行信号通过所述并行发送端口120发送给所述数据稳定模组130。所述数据稳定模组130由连接于每一所述并行发送端口120后的多个触发器131组成，所述并行信号输入所述多个触发器131。在所述第一时钟信号的同一驱动下，所述触发器131将信号发送给下一级触发器131。经过多级所述触发器131后，减少了不同的所述并行发送端口120间的数据延时，并延长所述并行信号的有效信号时间，使所述并行信号满足所述第二现场可编辑门阵列芯片200要求的的输入信号的建立时间和保持时间。并且，所述并行信号经过多级所述触发器131后，减少了所述并行信号存在亚稳态的概率，有利于整个系统的稳定运行。所述第二现场可编辑门阵列芯片200的计数器230在其计数值达到所述设定计数阈值时向所述并行接收端口220发送一次信号采集命令。所述并行接收端口220收到所述信号采集命令后统一采集每个端口接收到的所述并行信号并发送给所述第二处理模组210。如此，所述第二现场可编辑门阵列芯片200在统一时间统一采集由所述数据稳定模组130发送的并行信号，保证了每次采集可以获得稳定信号输入。本实施例提供还一种现场可编辑门阵列间并行高速接口的方法，应用于上述现场可编辑门阵列间并行高速接口的装置。请参照图6，所述方法包括：步骤S110，所述第一现场可编辑门整列芯片向所述第二现场可编辑门整列芯片发送数据有效信号。步骤S120，所述第二现场可编辑门整列芯片接收到所述数据有效信号，启动所述计数器230开始计数。步骤S130，所述第一处理模组110将所述并行信号发送至所述数据稳定模组130，所述数据稳定模组130接收处理所述并行信号，以减少所述多个并行发送端口120间的信号延时，再将所述并行信号发送至所述第二现场可编辑门阵列芯片200。步骤S140，所述计数器230在其计数达到一设定计数阈值，向所述并行接收端口220发送信号采集命令；所述并行接收端口220在接收到所述信号采集命令后采集所述数据稳定模组130输出的所述并行信号，并将所述并行信号发送给所述第二处理模组210。综上所述，本发明提供的一种现场可编辑门阵列间并行高速接口的装置和方法，通过在所述第一现场可编辑门阵列芯片100的所述并行发送端口120后接一所述数据稳定模组130，接收处理所述第一现场可编辑门阵列芯片100发出的并行信号，减少所述多个并行发送端口120间的信号延时，并将处理后的所述并行信号发送至所述第二现场可编辑门阵列芯片200。如此，解决了芯片间高速并行连接时数据发送不稳定的缺陷，建立了所述第一现场可编辑门阵列芯片100与所述第二现场可编辑门阵列芯片200间可靠的高速并行连接。以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。当前第1页1 2 3