本发明涉及计算机技术领域,具体地说是一种快速评估系统高速链路风险点的方法及系统。
背景技术：
在server产品系统设计时，因主板及配套附属子板开发数量较多，存在主板上外扩的高速io总线类型较多且走线系统互连较复杂等问题。
在主板高速走线si设计质量风险评估上，通常采用的方法是：信号仿真模拟评估或借鉴已开发类似产品案例测试数据进行高速链路风险评估。然而在purley平台某产品设计开发时，因项目本身开发进度较紧张，采用信号仿真模拟方法无法满足当前项目进度时间要求，对主板通过750mmcable搭配3.5x4sata背板链路设计来说，借鉴上代grantley平台上类似互连链路设计，且打板测试sata3.0眼图质量pass数据。
因而，主观认为当前链路风险可控。但此产品各板卡打样回板进行siv(signalintegrationvalidation，信号完整性测试)测试时，发现主板搭配3.5x4背板sata3.0测试眼图fail，经debug排除，确定问题根源为两平台使用的cable部件，虽走线长度一样，但规格不同，其loss在3ghz频点下相差1.5db。因而说明项目设计开发时，在某些条件因素限制及不确定时，针对高速走线系统链路的评估，沿用传统评估手段已无法较好的管控高速走线链路风险，会对产品开发周期及设计质量带来不确定影响。
技术实现要素：
本发明的目的在于提供一种快速评估系统高速链路风险点的方法及系统，用于解决在产品研发时，无法较好的管控高速互联链路风险的问题。
本发明解决其技术问题所采用的技术方案是：一种快速评估系统高速链路风险的方法，包括以下步骤：
创建高速链路的互联模型，并将链路的配置信息导入结互联模型内，形成高速链路的互联拓扑结构；
从互联拓扑结构中提取高速链路各子部件单元的插入损耗，计算全链路通道总损耗；
将所述全链路通道总损耗与链路预估插损值进行比较，得到设计链路的全链路风险等级。
进一步地，所述方法还包括对风险等级高的链路进行信号仿真模拟评估的步骤。
进一步地，通过文字处理工具创建所述高速链路的互联模型。
进一步地，所述文字处理工具为excel。
进一步地，所述互联模型包括按照链路顺序依次连接的主板、第一cable连接器、cable、第二cable连接器、链路平台、硬盘连接器和硬盘。
进一步地，所述链路的配置信息包括链路平台、协议标准、链路各子部件单元的插入损耗、cable的长度和cable的单位插入损耗。
进一步地，通过对高速链路各子部件单元的插入损耗求和，计算出全链路通道损耗。
本发明的实施例还提供了一种快速评估系统高速链路风险的系统，包括信息预处理模块、计算模块和比对模块；
所述信息预处理模块用于创建高速链路的互联模型，并将链路的配置信息导入结互联模型内，形成高速链路的互联拓扑结构；
所述计算模块用于从互联拓扑结构中提取高速链路各子部件单元的插入损耗，计算全链路通道总损耗；
所述比对模块用于将所述全链路通道总损耗与链路预估插损值进行比较，得出设计链路的全链路风险等级。
进一步地，所述系统还包括仿真模块，所述仿真模块用于对风险等级高的链路进行信号仿真模拟评估。
发明内容中提供的效果仅仅是实施例的效果，而不是发明所有的全部效果，上述技术方案中的一个技术方案具有如下优点或有益效果：
1、通过文字处理工具创建高速链路的互联拓扑结构，并根据链路中各子部件单元的插入损耗快速计算出全链路的总损耗，能够快速评估高速链路的风险等级，提高链路评估风险准确度，排除仅凭主观经验评估带来的链路设计风险隐患，提高了产品设计开发的成功率。
2、针对高风险链路进行信号仿真模拟及提出方案改善建议，缩短了项目开发中逐个高速链路仿真评估所需时间。
附图说明
图1是本发明所述方法实施例1的流程图；
图2是利用本发明所述方法对grantley平台主板搭配3.5x4背板链路的互联拓扑结构示意图；
图3是利用本发明所述方法对对purley平台主板搭配3.5x4背板链路的互联拓扑结构示意图；
图4是本发明所述方法实施例2的流程图；
图5是本发明的系统结构示意图。
具体实施方式
为能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本发明进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。
如图1所示，本发明的一种快速评估系统高速链路风险的方法，包括以下步骤：
s1，创建高速链路的互联模型，并将链路的配置信息导入结互联模型内，形成高速链路的互联拓扑结构；
s2，从互联拓扑结构中提取高速链路各子部件单元的插入损耗，计算全链路通道总损耗；
s3，将所述全链路通道总损耗与链路预估插损值进行比较，得到设计链路的全链路风险等级。
步骤s1中，通过文字处理工具创建高速链路的互联模型，互联模型包括按照设计产品的链路顺序依次连接的主板、第一cable连接器、cable、第二cable连接器、链路平台、硬盘连接器和硬盘。链路的配置信息包括链路平台、协议标准、链路各子部件单元的插入损耗、cable的长度和cable的单位插入损耗。
步骤s2中，通过对高速链路各子部件单元的插入损耗求和，计算出全链路通道总损耗。
步骤s3中，将步骤s2中计算出的全链路通道总损耗与链路预估损耗进行比较，若小于链路预估损耗，则设计链路的风险等级低，若大于链路预估损耗，则设计链路的风险等级高，高出链路预估损耗越多，则设计链路的风险等级越高。
如图2所示，利用上述实施例的方法，创建的对grantley平台主板搭配3.5x4背板链路的互联拓扑结构，包括依次连接的mb(mainboard，主板)、hdminisasconnector线缆连接器、规格为hdminisas接口30awg线径、750mm长度的cable、hdminisasconnector、grantley平台、smtsasconnector硬盘连接器和hdd硬盘，并在各子部件单元的对应位置导入相应的属性信息，例如cable的impedance(阻抗)为100ohm，整个线缆损耗(totalloss)为2.932，hdminisasconnector的pcbconnvialoss(pcb，printedcircuitboard，印制电路板；conn，connector，连接器；via，过孔；loss，损耗)为0.2。并列出设计链路的对应协议标准、要求损耗(lossrequirements)、设计损耗(designchannelloss)、是否符合标准要求及风险等级，方便测试人员快速获知设计链路的信息。
如图3所示，利用上述实施例的方法，创建的对purley平台主板搭配3.5x4背板链路的互联拓扑结构，与图2内容类似，在此不再对此图进行详细描述。通过图2和图3所示的互联拓扑结构可以看出，及时针对不同平台的主板，均可使用本发明实施例的方法进行高速链路风险点的评估，普适性强，操作人员使用方便，弥补了受某些条件限制和不确定因素影响高速链路风险评估的准确度。
如图4所示，在上述实施例的基础上，还包括步骤：s4，对风险等级较高的链路进行信号仿真模拟评估。此处信号仿真模拟评估利用现有技术中的仿真方法即可实现。但在上述实施例的基础上，对风险较高的链路惊醒仿真模拟评估可以准确获得该设计链路在某一频率的损耗，对设计链路有更加准确的掌控，且缩短了项目开发中逐个高速链路仿真评估所需时间。
如图5所示，本发明还公开了一种快速评估系统高速链路风险的系统，包括依次连接的信息预处理模块1、计算模块2、比对模块3和仿真模块4。
信息预处理模块1用于创建高速链路的互联模型，并将链路的配置信息导入结互联模型内，形成高速链路的互联拓扑结构；计算模块2用于从互联拓扑结构中提取高速链路各子部件单元的插入损耗，计算全链路通道总损耗；比对模块3用于将所述全链路通道总损耗与链路预估插损值进行比较，得出设计链路的全链路风险等级；仿真模块4用于对风险等级高的链路进行信号仿真模拟评估。
以上所述只是本发明的优选实施方式，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也被视为本发明的保护范围。