串口通讯的输入输出控制电路的制作方法

本发明属于通信技术领域，尤其涉及一种串口通讯的输入输出控制电路。

背景技术：

通用串口(uart)作为一种简单、适用的通讯接口，有着强大的生命力。在各种新的通讯方式层出不穷的情形下，通用串口(uart)依然在通讯领域发挥着不可替代的作用。

由于串口所具备的通信线路简单等特点，通信常常会被用于mcu(微控制单元)之间的通信。但是mcu的一些uart等串口输入输出管脚也同时是上电strap管脚，因此，在mcu之间通过串口对接时，需要考虑各自电平不能影响处理器的上电配置，如果因为改变strap电平导致配置错误，就会影响mcu的工作模式甚至不启动。

为了解决上述技术问题，人们进行了长期的探索，例如中国专利公开了一种串口通信电路[申请号：cn201610049934.3]，包括第一处理器串口通信端以及第二处理器mcu2串口通信端，其特征在于，还包括电平转换模块，所述电平转换模块包括第一电平输入端、第二电平输入端以及电平转换单元；其中，所述第二电平输入端的输入电压大于或等于所述第一电平输入端的输入电压；所述电平转换单元分别与第一电平输入端、第二电平输入端、第一处理器串口通信端以及第二处理器mcu2串口通信端连接；所述电平转换单元，用于将第一电平输入端输入电平与第二电平输入端输入电平进行相互转换。

上述方案通过在两个处理器之间加防护电路实现电平转换以避免由于电平不匹配对电路造成损坏，但是仍然无法实现保持两个处理器各自电平的初始状态且不影响处理器的上电配置。

技术实现要素：

本发明的目的是针对上述问题，提供一种能够兼容不同配置电平的串口通讯的输入输出控制电路。

为达到上述目的，本发明采用了下列技术方案：

本发明的串口通讯的输入输出控制电路，包括第一处理器和第二处理器，以及第一处理器的信号输出端和第二处理器的信号接收端，所述的第一处理器和第二处理器之间连接有一具有使能端的锁存电路，且所述的使能端连接于电平可控接口以控制使能端的电平，所述的信号输出端连接于所述锁存电路的锁存输入端，所述的信号接收端连接于所述锁存电路的锁存输出端，且所述的锁存输入端通过第一下拉电阻接地，所述的锁存输出端通过第一上拉电阻连接于供电电源端，或者，所述的锁存输入端通过第二上拉电阻连接于供电电源端，所述的锁存输出端通过第二下拉电阻接地。

在上述的串口通讯的输入输出控制电路中，所述的使能端通过第三上拉电阻连接于供电电源端，且所述的使能端低电平有效。

在上述的串口通讯的输入输出控制电路中，所述的使能端通过第三下拉电阻接地，且所述的使能端高电平有效。

在上述的串口通讯的输入输出控制电路中，所述锁存电路的锁存电源端连接于供电电源端，且所述的锁存电源端通过一电容接地。

在上述的串口通讯的输入输出控制电路中，所述的供电电源端为第一处理器的第一电源端或第二处理器的第二电源端，且所述的锁存电源端连接于所述第二电源端。

在上述的串口通讯的输入输出控制电路中，所述的锁存输入端通过第一下拉电阻接地，所述的锁存输出端通过第一上拉电阻连接于第二电源端；

或者，所述的锁存输入端通过第二上拉电阻连接于第一电源端，所述的锁存输出端通过第第二下拉电阻接地。

在上述的串口通讯的输入输出控制电路中，所述的使能端通过第三上拉电阻连接于第一电源端；所述的使能端连接于第一处理器的电平可控接口。

在上述的串口通讯的输入输出控制电路中，所述的使能端通过第三上拉电阻连接于第二电源端；所述的使能端连接于第二处理器的电平可控接口。

在上述的串口通讯的输入输出控制电路中，所述的电平可控接口为第一处理器或第二处理器的通用串口。

在上述的串口通讯的输入输出控制电路中，所述锁存电路包括锁存芯片；所述第一上拉电阻、第二上拉电阻、第三上拉电阻、第二下拉电阻和第三下拉电阻的大小均为10k欧姆。

本发明相较于现有技术具有以下优点：解决了两个上电配置不一样的处理器之间的通信问题，避免现有技术中因为上电配置不一样容易导致配置错误，甚至无法正常启动等问题；能够兼容不同电平的输入输出电压，解决了两个处理器之间uart串口通信电平不匹配的问题以实现正常通信。

附图说明

图1是本发明实施例一的电路原理图；

图2是本发明实施例二的电路原理图。

附图标记：第一处理器mcu1；信号输出端mcu1_uart_tx；第一处理器的电平可控接口mcu1_uart_gpio；第一电源端vcc_mcu1；第二处理器mcu2；信号接收端mcu2_uart_rx；第二电源端vcc_mcu2；电容c1；第一上拉电阻r1；第二上拉电阻r2；第三上拉电阻r3；第一下拉电阻r4；第二下拉电阻r5；锁存芯片u；使能端锁存输入端a；锁存输出端y；锁存电源端vcc；地端gnd。

具体实施方式

虽然流程图将各项操作描述成顺序的处理，但是其中的许多操作可以被并行地、并发地或者同时实施。各项操作的顺序可以被重新安排。当其操作完成时处理可以被终止，但是还可以具有未包括在附图中的附加步骤。处理可以对应于方法、函数、规程、子例程、子程序等等。

这里所使用的术语“和/或”包括其中一个或更多所列出的相关联项目的任意和所有组合。当一个单元被称为“连接”或“耦合”到另一单元时，其可以直接连接或耦合到所述另一单元，或者可以存在中间单元。

这里所使用的术语仅仅是为了描述具体实施例而不意图限制示例性实施例。除非上下文明确地另有所指，否则这里所使用的单数形式“一个”、“一项”还意图包括复数。还应当理解的是，这里所使用的术语“包括”和/或“包含”规定所陈述的特征、整数、步骤、操作、单元和/或组件的存在，而不排除存在或添加一个或更多其余特征、整数、步骤、操作、单元、组件和/或其组合。

本发明的串口通讯的输入输出控制电路，主要应用于mcu之间的通信，解决了现有技术由于两个mcu处理器配置电平不同及通信电平不匹配而无法正常通信等问题，以下是本发明的优选实施例并结合附图，对本发明的技术方案作进一步的描述，但本发明不限于这些实施例。

实施例一

现有技术中，为解决两个mcu之间的uart串口配置电平不同，以及通信不匹配带来的系列问题，都是采用规避优选串口，退而求其次选用其他接口的方式，甚至换成更为昂贵的没有复用配置管脚的mcu处理器，导致带来电路性能下降，成本提高等新问题。

具体地，本实施例为了解决两个mcu之间的uart串口通信电平不匹配带来的系列问题，采用了下列技术方案：

并且，需要说明的是，本实施例主要针对信号输入端初始状态要求配置为低电平，且信号接收端mcu2_uart_rx初始状态要求配置为高电平的情况。通过采用下列技术方案，能够避免两个处理器直接对接导致的处理器配置错误，影响正常工作问题。

如图1所示，本实施例的串口通讯的输入输出控制电路包括第一处理器mcu1和第二处理器mcu2，以及第一处理器mcu1的信号输出端mcu1_uart_tx和第二处理器mcu2的信号接收端mcu2_uart_rx，所述的第一处理器mcu1和第二处理器mcu2之间连接有一具有使能端的锁存电路。

具体地，本实施例的锁存电路包括锁存芯片u，且这里的锁存芯片u采用sn74lvc1g125dckr锁存器，当然，实际应用中并不限于这一种锁存器，用户可以根据需要选择任何满足要求的锁存器，具体型号在此不做限制。

进一步地，所述的使能端连接于第一处理器mcu1的电平可控接口mcu1_uart_gpio以控制使能端的电平，并且，这里的电平可控接口mcu1_uart_gpio为第一处理器mcu1的一个通用串口。

进一步地，所述的信号输出端mcu1_uart_tx连接于所述锁存电路的锁存输入端a，所述的信号接收端mcu2_uart_rx连接于所述锁存电路的锁存输出端y，且所述的锁存输入端a与第一处理器mcu1的信号输出端mcu1_uart_tx的公共端通过一个第一下拉电阻r4接地，该第一下拉电阻r4用于满足第一处理器mcu1的上电配置为低电平状态，且这里的第一下拉电阻r4的阻值可以为10k欧姆；

所述的锁存输出端y与第二处理器mcu2的信号接收端mcu2_uart_rx的公共端通过一个第一上拉电阻r1连接于第二电源端vcc_mcu2，该第一上拉电阻r1用于在锁存器被关闭时配置信号接收端mcu2_uart_rx为高电平，以满足第二处理器mcu2的上电配置状态，且这里的第一上拉电阻r1的阻值也可以为10k欧姆。

进一步地，所述的使能端连接于第一处理器的电平可控接口mcu1_uart_gpio，此外，所述的使能端与电平可控接口mcu1_uart_gpio的公共端连接有第三上拉电阻r3，该第三上拉电阻r3的另一端接于所述第一电源端vcc_mcu1；

且本实施例的使能端低电平有效，该第三上拉电阻r3用于上电初始状态关闭锁存器输出，并且这里的第三上拉电阻r3的阻值也可以为10k欧姆。

具体地，所述锁存电路的锁存电源端vcc连接于第二电源端vcc_mcu2，锁存电路的接地端gnd接地，且为了保证锁存器稳定工作，本实施例的锁存电源端vcc通过一电容c1接地，该电容c1用于为锁存器提供滤波电源。因为锁存器的锁存输入端a的状态判断依据是高电平或者低电平，对于电平的幅值没有严格要求，所以锁存器能够兼容不同的输入输出电压，这里通过将锁存器的锁存电源端vcc连接于第二电源端vcc_mcu2从而使锁存器的供电电压跟输出到第二处理器mcu2的工作电压相同，锁存输入端a处的输入电平或大或小都不会影响输出电平的判断，即不受第一处理器mcu1的输出信号电平的影响，因此，这里也解决了两个处理器之间的串口通信电平不匹配问题。

本实施例的工作过程：

在上电时，第一处理器mcu1和第二处理器mcu2都先读取外部配置，然后开始通信，使用uart通信前控制第一处理器的电平可控接口mcu1_uart_gpio的输出状态，当使能端被该电平可控接口mcu1_uart_gpio控制成高电平时，锁存器的锁存输出端y是高阻态，输出状态取决于外部第一上拉电阻r1，因此第二处理器mcu2的信号接收端mcu2_uart_rx为高电平，即满足上电配置状态；当使能管端被电平可控接口mcu1_uart_gpio控制成低电平，也就是使能有效时，锁存器的锁存输出端y跟随于锁存输入端a的输入状态，即正常通信状态。

本实施例可以解决两个处理器配置电平不同，即输出端要求配置为低电平，接收端要求配置为高电平的对接通信，并能解决通信电平不匹配问题以实现正常通信，同时解决现有技术中因上电配置不兼容导致mcu选择困难问题，以及现有技术中串口通信电平差异影响处理器正常运行的问题。

实施例二

如图2所示，本实施例与实施例一类似，不同之处在于，本实施例主要针对信号输入端初始状态要求配置为高电平，且信号接收端mcu2_uart_rx初始状态要求配置为低电平的情况。

具体地，本实施例的锁存输入端a与第一处理器mcu1的信号输出端mcu1_uart_tx的公共端通过一个第二上拉电阻r2连接于第一处理器mcu1的第一电源端vcc_mcu1，所述的锁存输出端y与第二处理器mcu2的信号接收端mcu2_uart_rx的公共端通过一个第二下拉电阻r5接地，该第二上拉电阻r2用于满足第一处理器mcu1的上电配置为高电平状态，该第二下拉电阻r5用于在锁存器被关闭时配置uart_rx为低电平，以分别满足第一处理器mcu1和第二处理器mcu2的上电配置状态。且本实施例的第二上拉电阻r2和第二下拉电阻r5都可以采用阻值为10k欧姆的电阻。

本实施例的工作过程如下：

在上电时，第一处理器mcu1和第二处理器mcu2都先读取外部配置，然后开始通信，使用uart通信前控制第一处理器的电平可控接口mcu1_uart_gpio的输出状态，当使能端被第一处理器的电平可控接口mcu1_uart_gpio控制成高电平时，锁存器的锁存输出端y是高阻态，输出状态取决于外部第二下拉电阻r5，因此第二处理器mcu2的信号接收端mcu2_uart_rx为低电平，即满足上电配置状态；当使能端被该电平可控接口mcu1_uart_gpio控制成低电平，也就是使能有效时，锁存器的锁存输出端y跟随于锁存输入端a的输入状态，即正常通信状态。

本实施例可以解决两个处理器配置电平不同，即输出端要求配置为高电平，接收端要求配置为低电平的对接通信，并能解决通信电平不匹配问题以实现正常通信，同时解决现有技术中因上电配置不兼容导致mcu选择困难问题，以及现有技术中串口通信电平差异影响处理器正常运行的问题。

实施例三

本实施例与实施例一类似，并且也是针对信号输入端初始状态要求配置为低电平，信号接收端mcu2_uart_rx初始状态要求配置为高电平的情况，不同之处在于，本实施例的使能端连接于电平可控接口，该电平可控接口为第三处理器的通用串口，或者为第一处理器mcu1或第二处理器mcu2的非上电strap管脚端，也就是不影响处理器上电的管脚端，且使能端通过第三下拉电阻接地，这里的使能端高电平有效。

在上电时，第一处理器mcu1和第二处理器mcu2都先读取外部配置，然后开始通信，使用uart通信前控制电平可控接口的输出状态，当使能端被电平可控接口控制成低电平时，锁存器的锁存输出端y是高阻态，输出状态取决于外部第一上拉电阻r1，因此第二处理器mcu2的信号接收端mcu2_uart_rx为高电平，即满足上电配置状态；当使能端被电平可控接口控制成高电平，也就是使能有效时，锁存器的锁存输出端y跟随于锁存输入端a的输入状态，即正常通信状态。

实施例四

本实施例与实施例一类似，不同之处在于，本实施例的使能端通过第三上拉电阻r3连接于第二电源端vcc_mcu2，所述的使能端连接于第二处理器mcu2的电平可控接口。

本文中所描述的具体实施例仅仅是对本发明作举例说明。本发明所属技术领域的技术人员可以对所描述的具体实施例做各种各样的修改或补充或采用类似的方式替代，但并不会偏离本发明的精神或者超越所附权利要求书所定义的范围。

尽管本文较多地使用了第一处理器mcu1；信号输出端mcu1_uart_tx；第一处理器的电平可控接口mcu1_uart_gpio；第一电源端vcc_mcu1；第二处理器mcu2；信号接收端mcu2_uart_rx；第二电源端vcc_mcu2；电容c1；第一上拉电阻r1；第二上拉电阻r2；第三上拉电阻r3；第一下拉电阻r4；第二下拉电阻r5；锁存芯片u；使能端锁存输入端a；锁存输出端y；锁存电源端vcc；地端gnd等术语，但并不排除使用其它术语的可能性。使用这些术语仅仅是为了更方便地描述和解释本发明的本质把它们解释成任何一种附加的限制都是与本发明精神相违背的。