本发明属于伪随机序列生成器领域，尤其涉及一种伪随机序列生成器电路。
背景技术
伪随机序列是具有某种随机特性的周期序列，具有预先的可确定性和可重复性，是可以重复地产生和复制的。目前，广泛应用的伪随机序列都是由数字电路产生的周期序列经滤波等处理后得到。产生伪随机序列的数字电路主要由线性反馈移位寄存器及分立元件构成。伪随机序列的特性由移位寄存器的级数、初始状态、反馈逻辑以及时钟所决定。当移位寄存器的级数及时钟确定后，输出序列就完全由移位寄存器的初始状态及反馈逻辑所决定。
技术实现要素：
本发明的目的在于提供一种伪随机序列生成器电路，旨在解决伪随机序列生成器不能产生多种长度的伪随机序列的技术问题。
本发明是这样实现的，一种伪随机序列生成器电路，所述伪随机序列生成器电路包括移位寄存模块，连接所述移位寄存模块的反馈逻辑模块及排0模块，及电性连接所述移位寄存模块、所述反馈逻辑模块及所述排0模块的电源；
所述移位寄存模块：用于设置伪随机序列生成器的初始状态及产生输出伪随机序列；
所述反馈逻辑模块：用于控制伪随机序列生成器产生不同长度的伪随机序列；
所述排0模块：用于排除伪随机序列生成器产生全0的伪随机序列；
所述电源：用于为各个模块提供所需要的电压。
本发明的进一步技术方案是：所述移位寄存模块包括移位寄存器u1、移位寄存器u2、拨码开关s2、拨码开关s3、控制开关s1、电阻r1、电阻r2、电阻r3、电阻r4、电阻r5、电阻r6、电阻r7、电阻r8及电阻r9，所述移位寄存器u1的1针脚分别连接所述移位寄存器u2的1针脚、所述电阻r1的一端及所述控制开关s1的一端，所述移位寄存器u1的3针脚分别连接所述电阻r9的一端及所述拨码开关s2的8针脚，所述移位寄存器u1的4针脚分别连接所述电阻r2的一端及所述拨码开关s2的7针脚，所述移位寄存器u1的5针脚分别连接所述电阻r3的一端及所述拨码开关s2的6针脚，所述移位寄存器u1的6针脚分别连接所述电阻r4的一端及所述拨码开关s2的5针脚，所述移位寄存器u1的10针脚连接所述移位寄存器u2的10针脚，所述移位寄存器u2的2针脚分别连接所述电阻r5的一端及所述拨码开关s3的8针脚，所述移位寄存器u2的3针脚分别连接所述电阻r6的一端及所述拨码开关s3的7针脚，所述移位寄存器u2的4针脚分别连接所述电阻r7的一端及所述拨码开关s3的6针脚，所述移位寄存器u2的5针脚分别连接所述电阻r8的一端及所述拨码开关s3的5针脚，所述电阻r1的另一端、所述电阻r2的另一端、所述电阻r3的另一端、所述电阻r4的另一端、所述电阻r5的另一端、所述电阻r6的另一端、所述电阻r7的另一端、所述电阻r8的另一端、所述电阻r9的另一端、所述移位寄存器u1的9针脚及所述移位寄存器u2的9针脚均连接所述电源，所述控制开关s1的另一端、所述拨码开关s2的1针脚、2针脚、3针脚、4针脚及所述拨码开关s3的1针脚、2针脚、3针脚、4针脚均连接gnd。
本发明的进一步技术方案是：所述反馈逻辑模块包括反馈级数开关s4、异或门u3a、异或门u3b、异或门u3c、异或门u7a、异或门u7b、异或门u7c及异或门u7d，所述反馈级数开关s4的1针脚连接所述移位寄存器u1的15针脚，所述反馈级数开关s4的2针脚连接所述移位寄存器u1的14针脚，所述反馈级数开关s4的3针脚连接所述移位寄存器u1的13针脚，所述反馈级数开关s4的4针脚连接所述移位寄存器u1的12针脚，所述反馈级数开关s4的5针脚连接所述移位寄存器u2的15针脚，所述反馈级数开关s4的6针脚连接所述移位寄存器u2的14针脚，所述反馈级数开关s4的7针脚连接所述移位寄存器u2的13针脚，所述反馈级数开关s4的8针脚连接所述移位寄存器u2的12针脚，所述反馈级数开关s4的9针脚连接所述异或门u7d的第2输入端，所述反馈级数开关s4的10针脚连接所述异或门u7d的第1输入端，所述反馈级数开关s4的11针脚连接所述异或门u7c的第2输入端，所述反馈级数开关s4的12针脚连接所述异或门u7c的第1输入端，所述反馈级数开关s4的13针脚连接所述异或门u7b的第2输入端，所述反馈级数开关s4的14针脚连接所述异或门u7b的第1输入端，所述反馈级数开关s4的15针脚连接所述异或门u7a的第2输入端，所述反馈级数开关s4的16针脚连接所述异或门u7a的第1输入端，所述异或门u7d的输出端连接所述异或门u3b的第2输入端，所述异或门u7c的输出端连接所述异或门u3b的第1输入端，所述异或门u7b的输出端连接所述异或门u3a的第2输入端，所述异或门u7a的输出端连接所述异或门u3b的第1输入端，所述异或门u3b的输出端连接所述异或门u3c的第2输入端，所述异或门u3a的输出端连接所述异或门u3c的第1输入端，所述异或门u3c的输出端连接所述移位寄存器u1的2针脚。
本发明的进一步技术方案是：所述排0模块包括或门u4a、或门u4b、或门u4c、或门u5a、或门u5b、或门u5c、或门u5d及非门u6a，所述或门u4a的第1输入端连接所述移位寄存器u2的15针脚，所述或门u4a的第2输入端连接所述移位寄存器u2的14针脚，所述或门u4b的第1输入端连接所述移位寄存器u2的13针脚，所述或门u4b的第2输入端连接所述移位寄存器u2的12针脚，所述或门u4a的输出端连接所述或门u4c的第1接线端，所述或门u4b的输出端连接所述或门u4c的第2接线端，所述或门u5a的第1输入端连接所述移位寄存器u1的12针脚，所述或门u5a的第2输入端连接所述移位寄存器u1的13针脚，所述或门u5b的第1输入端连接所述移位寄存器u1的14针脚，所述或门u5b的第2输入端连接所述移位寄存器u1的15针脚，所述或门u5a的输出端连接所述或门u5c的第1接线端，所述或门u5b的输出端连接所述或门u5c的第2接线端，所述或门u5c的输出端连接所述或门u5d的第1接线端，所述或门u4c的输出端连接所述或门u5d的第2接线端，所述或门u5d的输出端连接所述非门u6a的输入端，所述非门u6a的输出端连接所述移位寄存器u1的10针脚。
本发明的有益效果是：利用2组4位拨码开关取代了单一的初始状态设置，可根据需求灵活设置初始状态，无需再次手动置数，针对产生序列长度的不同需求，通过开关合理设置反馈逻辑模块，实现了输出多种不同长度的伪随机序列。
附图说明
图1是本发明实施例提供的一种伪随机序列生成器电路的结构框图；
图2是本发明实施例提供的一种伪随机序列生成器电路的电气原理图。
具体实施方式
图1-2示出了本发明提供的一种伪随机序列生成器电路，所述伪随机序列生成器电路包括移位寄存模块，连接所述移位寄存模块的反馈逻辑模块及排0模块，及电性连接所述移位寄存模块、所述反馈逻辑模块及所述排0模块的电源；
所述移位寄存模块：用于设置伪随机序列生成器的初始状态及产生输出伪随机序列；
所述反馈逻辑模块：用于控制伪随机序列生成器产生不同长度的伪随机序列；
所述排0模块：用于排除伪随机序列生成器产生全0的伪随机序列；
所述电源：用于为各个模块提供所需要的电压。
所述移位寄存模块包括移位寄存器u1、移位寄存器u2、拨码开关s2、拨码开关s3、控制开关s1、电阻r1、电阻r2、电阻r3、电阻r4、电阻r5、电阻r6、电阻r7、电阻r8及电阻r9，所述移位寄存器u1的1针脚分别连接所述移位寄存器u2的1针脚、所述电阻r1的一端及所述控制开关s1的一端，所述移位寄存器u1的3针脚分别连接所述电阻r9的一端及所述拨码开关s2的8针脚，所述移位寄存器u1的4针脚分别连接所述电阻r2的一端及所述拨码开关s2的7针脚，所述移位寄存器u1的5针脚分别连接所述电阻r3的一端及所述拨码开关s2的6针脚，所述移位寄存器u1的6针脚分别连接所述电阻r4的一端及所述拨码开关s2的5针脚，所述移位寄存器u1的10针脚连接所述移位寄存器u2的10针脚，所述移位寄存器u2的2针脚分别连接所述电阻r5的一端及所述拨码开关s3的8针脚，所述移位寄存器u2的3针脚分别连接所述电阻r6的一端及所述拨码开关s3的7针脚，所述移位寄存器u2的4针脚分别连接所述电阻r7的一端及所述拨码开关s3的6针脚，所述移位寄存器u2的5针脚分别连接所述电阻r8的一端及所述拨码开关s3的5针脚，所述电阻r1的另一端、所述电阻r2的另一端、所述电阻r3的另一端、所述电阻r4的另一端、所述电阻r5的另一端、所述电阻r6的另一端、所述电阻r7的另一端、所述电阻r8的另一端、所述电阻r9的另一端、所述移位寄存器u1的9针脚及所述移位寄存器u2的9针脚均连接所述电源，所述控制开关s1的另一端、所述拨码开关s2的1针脚、2针脚、3针脚、4针脚及所述拨码开关s3的1针脚、2针脚、3针脚、4针脚均连接gnd。通过拨码开关s2和拨码开关s3进行设置初始状态，确定右移输出（具体逻辑功能由移位寄存器u1及移位寄存器u2的9针脚和10针脚的s0=1，s1=0确定），上电后，移位寄存器u1和移位寄存器u2在时钟信号的作用下，不断右移产生输出序列。
所述反馈逻辑模块包括反馈级数开关s4、异或门u3a、异或门u3b、异或门u3c、异或门u7a、异或门u7b、异或门u7c及异或门u7d，所述反馈级数开关s4的1针脚连接所述移位寄存器u1的15针脚，所述反馈级数开关s4的2针脚连接所述移位寄存器u1的14针脚，所述反馈级数开关s4的3针脚连接所述移位寄存器u1的13针脚，所述反馈级数开关s4的4针脚连接所述移位寄存器u1的12针脚，所述反馈级数开关s4的5针脚连接所述移位寄存器u2的15针脚，所述反馈级数开关s4的6针脚连接所述移位寄存器u2的14针脚，所述反馈级数开关s4的7针脚连接所述移位寄存器u2的13针脚，所述反馈级数开关s4的8针脚连接所述移位寄存器u2的12针脚，所述反馈级数开关s4的9针脚连接所述异或门u7d的第2输入端，所述反馈级数开关s4的10针脚连接所述异或门u7d的第1输入端，所述反馈级数开关s4的11针脚连接所述异或门u7c的第2输入端，所述反馈级数开关s4的12针脚连接所述异或门u7c的第1输入端，所述反馈级数开关s4的13针脚连接所述异或门u7b的第2输入端，所述反馈级数开关s4的14针脚连接所述异或门u7b的第1输入端，所述反馈级数开关s4的15针脚连接所述异或门u7a的第2输入端，所述反馈级数开关s4的16针脚连接所述异或门u7a的第1输入端，所述异或门u7d的输出端连接所述异或门u3b的第2输入端，所述异或门u7c的输出端连接所述异或门u3b的第1输入端，所述异或门u7b的输出端连接所述异或门u3a的第2输入端，所述异或门u7a的输出端连接所述异或门u3b的第1输入端，所述异或门u3b的输出端连接所述异或门u3c的第2输入端，所述异或门u3a的输出端连接所述异或门u3c的第1输入端，所述异或门u3c的输出端连接所述移位寄存器u1的2针脚。首先，要想产生周期为2n-1（n为移位寄存器的级数）的最长序列，要求伪随机序列生成器的特征多项式必须是n次本原多项式（可通过查表得到）。根据要生成序列的长度需求，由相应本原多项式的8进制表示系数确定好反馈逻辑关系，通过反馈级数开关s4选择确定参与反馈的级数，后送入异或门4070（u7a、u7b、u7c、u7d及u3a、u3b、u3c），异或完后送至移位寄存器u1的2针脚（右移串行输入端dsr）。
所述排0模块包括或门u4a、或门u4b、或门u4c、或门u5a、或门u5b、或门u5c、或门u5d及非门u6a，所述或门u4a的第1输入端连接所述移位寄存器u2的15针脚，所述或门u4a的第2输入端连接所述移位寄存器u2的14针脚，所述或门u4b的第1输入端连接所述移位寄存器u2的13针脚，所述或门u4b的第2输入端连接所述移位寄存器u2的12针脚，所述或门u4a的输出端连接所述或门u4c的第1接线端，所述或门u4b的输出端连接所述或门u4c的第2接线端，所述或门u5a的第1输入端连接所述移位寄存器u1的12针脚，所述或门u5a的第2输入端连接所述移位寄存器u1的13针脚，所述或门u5b的第1输入端连接所述移位寄存器u1的14针脚，所述或门u5b的第2输入端连接所述移位寄存器u1的15针脚，所述或门u5a的输出端连接所述或门u5c的第1接线端，所述或门u5b的输出端连接所述或门u5c的第2接线端，所述或门u5c的输出端连接所述或门u5d的第1接线端，所述或门u4c的输出端连接所述或门u5d的第2接线端，所述或门u5d的输出端连接所述非门u6a的输入端，所述非门u6a的输出端连接所述移位寄存器u1的10针脚。需指出当输出全0时，要设置排0电路。将移位寄存器u1的12、13、14和15针脚，以及移位寄存器u2的12、13、14和15针脚，通过或门4071（包括u4a、u4b、u4c及u5a、u5b、u5c、u5d）、非门（u6a）组合成排0电路，并将最后输出送至移位寄存器u1及移位寄存器u2的操作模式控制端s1。当输出不全为0时，可确保s1始终保持为0（电路设置s0为高电平），处于不断右移模式；当输出为全0时，8个0经或门4071输出为0，然后经非门4069变为1，使操作模式控制端s1为1，此时电路处于送数模式，将之前设定好的初始状态重新送入输入端，实现了全0输出时的自启动。
利用2组4位拨码开关取代了单一的初始状态设置，可根据需求灵活设置初始状态，无需再次手动置数，针对产生序列长度的不同需求，通过开关合理设置反馈逻辑模块，实现了输出多种不同长度的伪随机序列，可以实现产生3、7、15、31、63、127及255共7种长度的伪随机序列。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。