用于处理高效多播操作的装置和方法与流程
本发明的实施例总体上涉及计算机处理器的领域。更具体地，实施例涉及用于对位紧缩数据解码和去串行化的装置和方法。
相关技术描述
指令集或指令集架构(isa)是计算机架构中涉及编程的部分，包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处置、以及外部输入和输出(i/o)。应当注意，术语“指令”在本文中一般是指宏指令——即，提供给处理器以供执行的指令——而不是微指令或微操作——即，该微指令或微操作是处理器的解码器解码宏指令的结果。微指令或微操作可以被配置成用于指示处理器上的执行单元执行操作以实现与宏指令相关联的逻辑。
isa与微架构不同，微架构是用于实现指令集的处理器设计技术的集合。具有不同微架构的处理器可共享共同的指令集。例如，
附图说明
结合以下附图，从以下具体描述可获得对本发明更好的理解，其中：
图1a和1b是图示根据本发明的实施例的通用向量友好指令格式及其指令模板的框图；
图2a-c是图示根据本发明的实施例的示例性vex指令格式的框图；
图3是根据本发明的一个实施例的寄存器架构的框图；以及
图4a是图示根据本发明的实施例的示例性有序取出、解码、引退流水线以及示例性寄存器重命名的乱序发布/执行流水线两者的框图；
图4b是图示根据本发明的实施例的要包括在处理器中的有序取出、解码、引退核的示例性实施例和示例性寄存器重命名的乱序发布/执行架构核的框图；
图5a是单个处理器核以及它与管芯上互连网络的连接的框图；
图5b图示根据本发明的实施例的图5a中的处理器核的部分的展开图；
图6是根据本发明的实施例的具有集成存储器控制器和图形器件的单核处理器和多核处理器的框图；
图7图示根据本发明的一个实施例的系统的框图；
图8图示根据本发明的实施例的第二系统的框图；
图9图示根据本发明的实施例的第三系统的框图；
图10图示根据本发明的实施例的芯片上系统(soc)的框图；
图11图示根据本发明的实施例的、对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图；
图12图示可在其上实现本发明的实施例的处理器架构；
图13图示早期页预测器(epp)的一个实施例；
图14图示根据本发明的一个实施例的方法；以及
图15图示根据本发明的一个实施例的方法；以及
图16图示根据本发明的另一实施例的方法。
具体实施方式
在下面的描述中，出于解释的目的，阐述了众多具体细节以便提供对下文所描述的本发明的实施例的透彻理解。然而，对本领域技术人员将显而易见的是，可在没有这些具体细节中的一些细节的情况下实施本发明的实施例。在其他实例中，公知的结构和设备以框图形式示出，以避免使本发明的实施例的基本原理变得模糊。
示例性处理器架构、指令格式和数据类型
指令集包括一个或多个指令格式。给定指令格式定义各种字段(位的数量、位的位置)以指定将要执行的操作(操作码)以及将对其执行该操作的操作数，等等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，可将给定指令格式的指令模板定义为具有该指令格式的字段(所包括的字段通常按照相同顺序，但是至少一些字段具有不同的位的位置，因为较少的字段被包括)的不同子集，和/或定义为具有以不同方式进行解释的给定字段。由此，isa的每一条指令使用给定的指令格式(并且如果经定义，则按照该指令格式的指令模板中的给定的一个指令模板)来表达，并包括用于指定操作和操作数的字段。例如，示例性add(加法)指令具有特定的操作码和指令格式，该特定的指令格式包括用于指定该操作码的操作码字段和用于选择操作数(源1/目的地以及源2)的操作数字段；并且该add指令在指令流中出现将使得在操作数字段中具有选择特定操作数的特定的内容。
本文中所描述的(多条)指令的实施例可被具体化为不同格式。另外，下文详细描述示例性系统、架构和流水线。(多条)指令的实施例可在此类系统、架构和流水线上执行，但是不限于详述的那些系统、架构和流水线。
通用向量友好指令格式
向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量操作两者的实施例，但是替代实施例仅使用通过向量友好指令格式的向量操作。
图1a-图1b是图示根据本发明的实施例的通用向量友好指令格式及其指令模板的框图。图1a是图示根据本发明的实施例的通用向量友好指令格式及其a类指令模板的框图；而图1b是图示根据本发明的实施例的通用向量友好指令格式及其b类指令模板的框图。具体地，针对通用向量友好指令格式100定义a类和b类指令模板，这两者都包括无存储器访问105的指令模板和存储器访问120的指令模板。在向量友好指令格式的上下文中的术语“通用”是指不束缚于任何特定指令集的指令格式。
尽管将描述其中向量友好指令格式支持以下情况的本发明的实施例：64字节向量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此，64字节向量由16个双字尺寸的元素组成，或者替代地由8个四字尺寸的元素组成)；64字节向量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)；但是替代实施例可支持更大、更小和/或不同的向量操作数尺寸(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。
图1a中的a类指令模板包括：1)在无存储器访问105的指令模板内，示出无存储器访问的完全舍入控制型操作110的指令模板、以及无存储器访问的数据变换型操作115的指令模板；以及2)在存储器访问120的指令模板内，示出存储器访问的时效性125的指令模板和存储器访问的非时效性130的指令模板。图1b中的b类指令模板包括：1)在无存储器访问105的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作112的指令模板以及无存储器访问的写掩码控制的vsize型操作117的指令模板；以及2)在存储器访问120的指令模板内，示出存储器访问的写掩码控制127的指令模板。
通用向量友好指令格式100包括以下列出的按照在图1a-1b中图示的顺序的如下字段。
格式字段140——该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。
基础操作字段142——其内容区分不同的基础操作。
寄存器索引字段144——其内容直接或者通过地址生成来指定源或目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从pxq(例如，32x512、16x128、32x1024、64x1024)寄存器堆中选择n个寄存器。尽管在一个实施例中n可多达三个源寄存器和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器(例如，可支持多达两个源，其中这些源中的一个源还用作目的地；可支持多达三个源，其中这些源中的一个源还用作目的地；可支持多达两个源和一个目的地)。
修饰符(modifier)字段146——其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问105的指令模板与存储器访问120的指令模板之间进行区分。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。
扩充操作字段150——其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在本发明的一个实施例中，该字段被分成类字段168、α字段152和β字段154。扩充操作字段150允许在单条指令而非2条、3条或4条指令中执行多组共同的操作。
比例字段160——其内容允许用于存储器地址生成(例如，用于使用(2比例*索引+基址)的地址生成)的索引字段的内容的按比例缩放。
位移字段162a——其内容用作存储器地址生成的一部分(例如，用于使用(2比例*索引+基址+位移)的地址生成)。
位移因数字段162b(注意，位移字段162a直接在位移因数字段162b上的并置指示使用一个或另一个)——其内容用作地址生成的一部分；它指定将按比例缩放存储器访问的尺寸(n)的位移因数——其中n是存储器访问中的字节数量(例如，用于使用(2比例*索引+基址+按比例缩放的位移)的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总尺寸(n)以生成将在计算有效地址中使用的最终位移。n的值由处理器硬件在运行时基于完整操作码字段174(稍后在本文中描述)和数据操纵字段154c确定。位移字段162a和位移因数字段162b不用于无存储器访问105的指令模板和/或不同的实施例可实现这两者中的仅一个或不实现这两者中的任一个，在这个意义上，位移字段162a和位移因数字段162b是任选的。
数据元素宽度字段164——其内容区分将使用多个数据元素宽度中的哪一个(在一些实施例中用于所有指令；在其他实施例中只用于指令中的一些指令)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上，该字段是任选的。
写掩码字段170——其内容逐数据元素位置地控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。a类指令模板支持合并-写掩蔽，而b类指令模板支持合并-写掩蔽和归零-写掩蔽两者。当合并时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间保护目的地中的任何元素集免于更新；在另一实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间使目的地中的任何元素集归零；在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制正被执行的操作的向量长度的能力(即，从第一个到最后一个正被修改的元素的跨度)，然而，被修改的元素不一定要是连续的。由此，写掩码字段170允许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段170的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此，写掩码字段170的内容间接地标识要执行的掩蔽)的本发明的实施例，但是替代实施例替代地或附加地允许掩码写字段170的内容直接指定要执行的掩蔽。
立即数字段172——其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上，该字段是任选的。
类字段168——其内容在不同类的指令之间进行区分。参考图1a-图1b，该字段的内容在a类和b类指令之间进行选择。在图1a-图1b中，圆角方形用于指示特定的值存在于字段中(例如，在图1a-图1b中分别用于类字段168的a类168a和b类168b)。
a类指令模板
在a类非存储器访问105的指令模板的情况下，α字段152被解释为其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入型操作110和无存储器访问的数据变换型操作115的指令模板分别指定舍入152a.1和数据变换152a.2)的rs字段152a，而β字段154区分要执行所指定类型的操作中的哪一种。在无存储器访问105的指令模板中，比例字段160、位移字段162a和位移比例字段162b不存在。
无存储器访问的指令模板——完全舍入控制型操作
在无存储器访问的完全舍入控制型操作110的指令模板中，β字段154被解释为其(多个)内容提供静态舍入的舍入控制字段154a。尽管在本发明的所述实施例中舍入控制字段154a包括抑制所有浮点异常(sae)字段156和舍入操作控制字段158，但是替代实施例可支持这两个概念，可将这两个概念编码为同一字段，或仅具有这些概念/字段中的一个或另一个(例如，可仅具有舍入操作控制字段158)。
sae字段156——其内容区分是否禁用异常事件报告；当sae字段156的内容指示启用抑制时，给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序。
舍入操作控制字段158——其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段158允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段150的内容覆盖(override)该寄存器值。
无存储器访问的指令模板－数据变换型操作
在无存储器访问的数据变换型操作115的指令模板中，β字段154被解释为数据变换字段154b，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、混合、广播)。
在a类存储器访问120的指令模板的情况下，α字段152被解释为驱逐提示字段152b，其内容区分要使用驱逐提示中的哪一个(在图1a中，对于存储器访问时效性125的指令模板和存储器访问非时效性130的指令模板分别指定时效性的152b.1和非时效性的152b.2)，而β字段154被解释为数据操纵字段154c，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换以及目的地的向下转换)。存储器访问120的指令模板包括比例字段160，并任选地包括位移字段162a或位移比例字段162b。
向量存储器指令使用转换支持来执行来自存储器的向量加载以及向存储器的向量存储。如同寻常的向量指令，向量存储器指令以数据元素式的方式从/向存储器传输数据，其中实际被传输的元素由被选为写掩码的向量掩码的内容规定。
存储器访问的指令模板——时效性的
时效性的数据是可能足够快地被重新使用以从高速缓存操作受益的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。
存储器访问的指令模板——非时效性的
非时效性的数据是不太可能足够快地被重新使用以从第一级高速缓存中的高速缓存操作受益且应当被给予驱逐优先级的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。
b类指令模板
在b类指令模板的情况下，α字段152被解释为写掩码控制(z)字段152c，其内容区分由写掩码字段170控制的写掩蔽应当是合并还是归零。
在b类非存储器访问105的指令模板的情况下，β字段154的一部分被解释为rl字段157a，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写掩码控制部分舍入控制类型操作112的指令模板和无存储器访问的写掩码控制vsize型操作117的指令模板分别指定舍入157a.1和向量长度(vsize)157a.2)，而β字段154的其余部分区分要执行所指定类型的操作中的哪一种。在无存储器访问105的指令模板中，比例字段160、位移字段162a和位移比例字段162b不存在。
在无存储器访问的写掩码控制部分舍入控制型操作110的指令模板中，β字段154的其余部分被解释为舍入操作字段159a，并且禁用异常事件报告(给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序)。
舍入操作控制字段159a——正如舍入操作控制字段158，其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段159a允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段150的内容覆盖该寄存器值。
在无存储器访问的写掩码控制vsize型操作117的指令模板中，β字段154的其余部分被解释为向量长度字段159b，其内容区分要执行多个数据向量长度中的哪一个(例如，128字节、256字节或512字节)。
在b类存储器访问120的指令模板的情况下，β字段154的一部分被解释为广播字段157b，其内容区分是否要执行广播型数据操纵操作，而β字段154的其余部分被解释为向量长度字段159b。存储器访问120的指令模板包括比例字段160，并任选地包括位移字段162a或位移比例字段162b。
针对通用向量友好指令格式100，示出完整操作码字段174包括格式字段140、基础操作字段142和数据元素宽度字段164。尽管示出了其中完整操作码字段174包括所有这些字段的一个实施例，但是在不支持所有这些字段的实施例中，完整操作码字段174包括少于所有的这些字段。完整操作码字段174提供操作代码(操作码)。
扩充操作字段150、数据元素宽度字段164和写掩码字段170允许逐指令地以通用向量友好指令格式指定这些特征。
写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。
在a类和b类内出现的各种指令模板在不同的情形下是有益的。在本发明的一些实施例中，不同处理器或处理器内的不同核可支持仅a类、仅b类、或者可支持这两类。举例而言，旨在用于通用计算的高性能通用乱序核可仅支持b类，旨在主要用于图形和/或科学(吞吐量)计算的核可仅支持a类，并且旨在用于通用计算和图形和/或科学(吞吐量)计算两者的核可支持a类和b类两者(当然，具有来自这两类的模板和指令的一些混合、但是并非来自这两类的所有模板和指令的核在本发明的范围内)。同样，单个处理器可包括多个核，这多个核全部都支持相同的类，或者其中不同的核支持不同的类。举例而言，在具有单独的图形核和通用核的处理器中，图形核中的旨在主要用于图形和/或科学计算的一个核可仅支持a类，而通用核中的一个或多个可以是具有旨在用于通用计算的仅支持b类的乱序执行和寄存器重命名的高性能通用核。不具有单独的图形核的另一处理器可包括既支持a类又支持b类的一个或多个通用有序或乱序核。当然，在本发明的不同实施例中，来自一类的特征也可在其他类中实现。将使以高级语言编写的程序成为(例如，及时编译或静态编译)各种不同的可执行形式，这些可执行形式包括：1)仅具有由用于执行的目标处理器支持的(多个)类的指令的形式；或者2)具有替代例程并具有控制流代码的形式，该替代例程使用所有类的指令的不同组合来编写，该控制流代码选择这些例程以基于由当前正在执行代码的处理器支持的指令来执行。
vex指令格式
vex编码允许指令具有多于两个的操作数，并且允许simd向量寄存器比28位长。vex前缀的使用提供了三操作数(或者更多操作数)句法。例如，先前的两操作数指令执行覆写源操作数的操作(诸如a＝a+b)。vex前缀的使用使操作数能执行非破坏性操作，诸如a＝b+c。
图2a图示示例性avx指令格式，包括vex前缀202、实操作码字段230、modr/m字节240、sib字节250、位移字段262以及imm8272。图2b图示来自图2a的哪些字段构成完整操作码字段274和基础操作字段241。图2c图示来自图2a的哪些字段构成寄存器索引字段244。
vex前缀(字节0-2)202以三字节形式进行编码。第一字节是格式字段290(vex字节0，位[7:0])，该格式字段290包含明确的c4字节值(用于区分c4指令格式的唯一值)。第二-第三字节(vex字节1-2)包括提供专用能力的多个位字段。具体地，rex字段205(vex字节1，位[7-5])由vex.r位字段(vex字节1，位[7]–r)、vex.x位字段(vex字节1，位[6]–x)以及vex.b位字段(vex字节1，位[5]–b)组成。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx以及bbb)进行编码，由此可通过增加vex.r、vex.x以及vex.b来形成rrrr、xxxx以及bbbb。操作码映射字段215(vex字节1，位[4:0]–mmmmm)包括对隐含的前导操作码字节进行编码的内容。w字段264(vex字节2，位[7]–w)由记号vex.w表示，并且提供取决于该指令而不同的功能。vex.vvvv220(vex字节2，位[6:3]-vvvv)的作用可包括如下：1)vex.vvvv对以反转(1补码)的形式被指定的第一源寄存器操作数进行编码，并且对具有两个或两个以上源操作数的指令有效；2)vex.vvvv对针对某些向量位移以1补码的形式被指定的目的地寄存器操作数进行编码；或者3)vex.vvvv不对任何操作数进行编码，该字段被保留并且应当包含1111b。如果vex.l268尺寸字段(vex字节2，位[2]-l)＝0，则它指示28位向量；如果vex.l＝1，则它指示256位向量。前缀编码字段225(vex字节2，位[1:0]-pp)提供用于基础操作字段241的附加位。
实操作码字段230(字节3)还被称为操作码字节。操作码的部分在该字段中被指定。
modr/m字段240(字节4)包括mod字段242(位[7-6])、reg字段244(位[5-3])、以及r/m字段246(位[2-0])。reg字段244的作用可包括如下：对目的地寄存器操作数或源寄存器操作数(rrrr中的rrr)进行编码；或者被视为操作码扩展且不用于对任何指令操作数进行编码。r/m字段246的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。
比例、索引、基址(sib)－比例字段250(字节5)的内容包括用于存储器地址生成的ss252(位[7-6])。先前已经针对寄存器索引xxxx和bbbb参考了sib.xxx254(位[5-3])和sib.bbb256(位[2-0])的内容。
位移字段262和立即数字段(imm8)272包含数据。
示例性寄存器架构
图3是根据本发明的一个实施例的寄存器架构300的框图。在所图示的实施例中，存在32个512位宽的向量寄存器310；这些寄存器被引用为zmm0到zmm31。较低的6个zmm寄存器的较低阶256个位覆盖在寄存器ymm0-15上。较低的6个zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。
通用寄存器325——在所图示的实施例中，存在十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用来寻址存储器操作数。这些寄存器通过名称rax、rbx、rcx、rdx、rbp、rsi、rdi、rsp以及r8到r15来引用。
标量浮点栈寄存器堆(x87栈)345，在其上面重叠了mmx紧缩整数平坦寄存器堆350——在所图示的实施例中，x87栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点操作的八元素栈；而mmx寄存器用于对64位紧缩整数数据执行操作，以及为在mmx和xmm寄存器之间执行的一些操作保存操作数。
本发明的替代实施例可以使用较宽的或较窄的寄存器。另外，本发明的替代实施例可以使用更多、更少或不同的寄存器堆和寄存器。
示例性核架构、处理器和计算机架构
处理器核可通过不同的方式、出于不同的目的并且在不同的处理器中实现。例如，此类核的实现可以包括：1)旨在用于通用计算的通用有序核；2)旨在用于通用计算的高性能通用乱序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)cpu，其包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用乱序核；以及2)协处理器，其包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核。此类不同的处理器导致不同的计算机系统架构，这些计算机系统架构可包括：1)在与cpu分开的芯片上的协处理器；2)在与cpu相同的封装中但在分开的管芯上的协处理器；3)与cpu在相同管芯上的协处理器(在该情况下，此类协处理器有时被称为专用逻辑或被称为专用核，该专用逻辑诸如，集成图形和/或科学(吞吐量)逻辑)；以及4)芯片上系统，其可以将所描述的cpu(有时被称为(多个)应用核或(多个)应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上。接着描述示例性核架构，随后描述示例性处理器和计算机架构。本文中详细描述的是包括示例性核、处理器等等的电路(单元)。
示例性核架构
图4a是图示根据本发明的各实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线的框图。图4b是示出根据本发明的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核的框图。图4a-图4b中的实线框图示有序流水线和有序核，而虚线框的任选增加图示寄存器重命名的、乱序发布/执行流水线和核。考虑到有序方面是乱序方面的子集，将描述乱序方面。
在图4a中，处理器流水线400包括取出级402、长度解码级404、解码级406、分配级408、重命名级410、调度(也被称为分派或发布)级412、寄存器读取/存储器读取级414、执行级416、写回/存储器写入级418、异常处置级422和提交级424。
图4b示出处理器核490，该处理器核490包括前端单元430，该前端单元430耦合到执行引擎单元450，并且前端单元430和执行引擎单元450两者都耦合到存储器单元470。核490可以是精简指令集计算(risc)核、复杂指令集计算(cisc)核、超长指令字(vliw)核、或混合或替代的核类型。作为又一选项，核490可以是专用核，诸如例如，网络或通信核、压缩引擎、协处理器核、通用计算图形处理单元(gpgpu)核、图形核，等等。
前端单元430包括分支预测单元432，该分支预测单元432耦合到指令高速缓存单元434，该指令高速缓存单元434耦合到指令转换后备缓冲器(tlb)436，该指令转换后备缓冲器436耦合到指令取出单元438，该指令取出单元438耦合到解码单元440。解码单元440(或解码器)可对指令解码，并且生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元440可使用各种不同的机制来实现。合适机制的示例包括但不限于，查找表、硬件实现、可编程逻辑阵列(pla)、微代码只读存储器(rom)等。在一个实施例中，核490包括存储用于某些宏指令的微代码的微代码rom或其他介质(例如，在解码单元440中，或以其他方式在前端单元430内)。解码单元440耦合到执行引擎单元450中的重命名/分配器单元452。
执行引擎单元450包括重命名/分配器单元452，该重命名/分配器单元452耦合到引退单元454和一个或多个调度器单元的集合456。(多个)调度器单元456表示任何数量的不同调度器，包括预留站、中央指令窗等。(多个)调度器单元456耦合到(多个)物理寄存器堆单元458。(多个)物理寄存器堆单元458中的每一个物理寄存器堆单元表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如，标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点，状态(例如，作为要执行的下一条指令的地址的指令指针)等等。在一个实施例中，(多个)物理寄存器堆单元458包括向量寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器和通用寄存器。(多个)物理寄存器堆单元458由引退单元454重叠，以图示可实现寄存器重命名和乱序执行的各种方式(例如，使用(多个)重排序缓冲器和(多个)引退寄存器堆；使用(多个)未来文件、(多个)历史缓冲器、(多个)引退寄存器堆；使用寄存器映射和寄存器池，等等)。引退单元454和(多个)物理寄存器堆单元458耦合到(多个)执行集群460。(多个)执行集群460包括一个或多个执行单元的集合462以及一个或多个存储器访问单元的集合464。执行单元462可执行各种操作(例如，移位、加法、减法、乘法)并可对各种数据类型(例如，标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点)执行。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但是其他实施例可包括仅一个执行单元或全都执行所有功能的多个执行单元。(多个)调度器单元456、(多个)物理寄存器堆单元458和(多个)执行集群460示出为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线(例如，标量整数流水线、标量浮点/紧缩整数/紧缩浮点/向量整数/向量浮点流水线，和/或各自具有其自身的调度器单元、(多个)物理寄存器堆单元和/或执行集群的存储器访问流水线——并且在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行集群具有(多个)存储器访问单元464的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以是乱序发布/执行，并且其余流水线可以是有序的。
存储器访问单元的集合464耦合到存储器单元470，该存储器单元470包括数据tlb单元472，该数据tlb单元472耦合到数据高速缓存单元474，该数据高速缓存单元474耦合到第二级(l2)高速缓存单元476。在一个示例性实施例中，存储器访问单元464可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合到存储器单元470中的数据tlb单元472。指令高速缓存单元434还耦合到存储器单元470中的第二级(l2)高速缓存单元476。l2高速缓存单元476耦合到一个或多个其他级别的高速缓存，并最终耦合到主存储器。
作为示例，示例性寄存器重命名的乱序发布/执行核架构可如下所述地实现流水线400：1)指令取出438执行取出级402和长度解码级404；2)解码单元440执行解码级406；3)重命名/分配器单元452执行分配级408和重命名级410；4)(多个)调度器单元456执行调度级412；5)(多个)物理寄存器堆单元458和存储器单元470执行寄存器读取/存储器读取级414；执行集群460执行执行级416；6)存储器单元470和(多个)物理寄存器堆单元458执行写回/存储器写入级418；7)各单元可牵涉到异常处置级422；以及8)引退单元454和(多个)物理寄存器堆单元458执行提交级424。
核490可支持一个或多个指令集(例如，x86指令集(具有已与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的mips技术公司的mips指令集；加利福尼亚州桑尼维尔市的arm控股公司的arm指令集(具有诸如neon的任选的附加扩展))，其中包括本文中描述的(多条)指令。在一个实施例中，核490包括用于支持紧缩数据指令集扩展(例如，avx1、avx2)的逻辑，由此允许使用紧缩数据来执行由许多多媒体应用使用的操作。
应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，各种方式包括时分多线程化、同时多线程化(其中单个物理核为物理核正在同时多线程化的线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后的诸如
尽管在乱序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所图示的处理器的实施例还包括分开的指令和数据高速缓存单元434/474以及共享的l2高速缓存单元476，但是替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如，第一级(l1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。
具体的示例性有序核架构
图5a-图5b图示更具体的示例性核架构的框图，该核将是芯片中的若干逻辑块(包括相同类型和/或不同类型的其他核)中的一个逻辑块。取决于应用，逻辑块通过高带宽互连网络(例如，环形网络)与一些固定的功能逻辑、存储器i/o接口和其他必要的i/o逻辑进行通信。
图5a是根据本发明的实施例的单个处理器核以及它至管芯上互连网络502的连接及其第二级(l2)高速缓存的本地子集504的框图。在一个实施例中，指令解码器500支持具有紧缩数据指令集扩展的x86指令集。l1高速缓存506允许对进入标量和向量单元中的、对高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元508和向量单元510使用分开的寄存器集合(分别为标量寄存器512和向量寄存器514)，并且在这些寄存器之间传输的数据被写入到存储器，并随后从第一级(l1)高速缓存506读回，但是本发明的替代实施例可以使用不同的方法(例如，使用单个寄存器集合或包括允许数据在这两个寄存器堆之间传输而无需被写入和读回的通信路径)。
l2高速缓存的本地子集504是全局l2高速缓存的一部分，该全局l2高速缓存被划分成多个分开的本地子集，每个处理器核一个本地子集。每个处理器核具有到其自身的l2高速缓存的本地子集504的直接访问路径。由处理器核读取的数据被存储在其l2高速缓存子集504中，并且可以与其他处理器核访问其自身的本地l2高速缓存子集并行地被快速访问。由处理器核写入的数据被存储在其自身的l2高速缓存子集504中，并在必要的情况下从其他子集转储清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、l2高速缓存和其他逻辑块之类的代理在芯片内彼此通信。在一些实施例中，每个环形数据路径为每个方向1024位宽。
图5b是根据本发明的实施例的图5a中的处理器核的一部分的展开图。图5b包括l1高速缓存504的l1数据高速缓存506a部分，以及关于向量单元510和向量寄存器514的更多细节。具体地，向量单元510是16宽向量处理单元(vpu)(见16宽alu528)，该单元执行整数、单精度浮点以及双精度浮点指令中的一个或多个。该vpu通过混合单元520支持对寄存器输入的混合，通过数值转换单元522a-b支持数值转换，并且通过复制单元524支持对存储器输入的复制。
具有集成存储器控制器和图形器件的处理器
图6是根据本发明的实施例的可具有多于一个的核、可具有集成存储器控制器、以及可具有集成图形器件的处理器600的框图。图6中的实线框图示具有单个核602a、系统代理610、一个或多个总线控制器单元的集合616的处理器600，而虚线框的任选增加图示具有多个核602a-n、系统代理单元610中的一个或多个集成存储器控制器单元的集合614以及专用逻辑608的替代处理器600。
因此，处理器600的不同实现可包括：1)cpu，其中专用逻辑608是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核602a-n是一个或多个通用核(例如，通用有序核、通用乱序核、这两者的组合)；2)协处理器，其中核602a-n是旨在主要用于图形和/或科学(吞吐量)的大量专用核；以及3)协处理器，其中核602a-n是大量通用有序核。因此，处理器600可以是通用处理器、协处理器或专用处理器，诸如例如，网络或通信处理器、压缩引擎、图形处理器、gpgpu(通用图形处理单元)、高吞吐量的集成众核(mic)协处理器(包括30个或更多核)、嵌入式处理器，等等。该处理器可以被实现在一个或多个芯片上。处理器600可以是一个或多个基板的一部分，和/或可使用多种工艺技术(诸如例如，bicmos、cmos、或nmos)中的任何技术被实现在一个或多个基板上。
存储器层次结构包括核604a-n内的一个或多个高速缓存级别、一个或多个共享高速缓存单元的集合606、以及耦合到集成存储器控制器单元的集合614的外部存储器(未示出)。共享高速缓存单元的集合606可包括一个或多个中间级别的高速缓存，诸如，第二级(l2)、第三级(l3)、第四级(l4)或其他级别的高速缓存、末级高速缓存(llc)和/或以上各项的组合。虽然在一个实施例中，基于环的互连单元612将集成图形逻辑608、共享高速缓存单元的集合606以及系统代理单元610/(多个)集成存储器控制器单元614互连，但是替代实施例可使用任何数量的公知技术来互连此类单元。在一个实施例中，在一个或多个高速缓存单元606与核602a-n之间维持一致性。
在一些实施例中，一个或多个核602a-n能够实现多线程化。系统代理610包括协调和操作核602a-n的那些部件。系统代理单元610可包括例如功率控制单元(pcu)和显示单元。pcu可以是对核602a-n以及集成图形逻辑608的功率状态进行调节所需的逻辑和部件，或可包括这些逻辑和部件。显示单元用于驱动一个或多个外部连接的显示器。
核602a-n在架构指令集方面可以是同构的或异构的；即，核602a-n中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不同的指令集。
示例性计算机架构
图7-10是示例性计算机架构的框图。本领域中已知的对膝上型设备、台式机、手持pc、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(dsp)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含如本文中所公开的处理器和/或其他执行逻辑的各种各样的系统或电子设备一般都是合适的。
现在参考图7，所示出的是根据本发明一个实施例的系统700的框图。系统700可以包括一个或多个处理器710、715，这些处理器耦合到控制器中枢720。在一个实施例中，控制器中枢720包括图形存储器控制器中枢(gmch)790和输入/输出中枢(ioh)750(其可以在分开的芯片上)；gmch790包括存储器和图形控制器，存储器740和协处理器745耦合到该存储器和图形控制器；ioh750将输入/输出(i/o)设备760耦合到gmch790。或者，存储器和图形控制器中的一个或这两者被集成在(如本文中所描述的)处理器内，存储器740和协处理器745直接耦合到处理器710，并且控制器中枢720与ioh750处于单个芯片中。
附加的处理器715的任选性在图7中通过虚线来表示。每一处理器710、715可包括本文中描述的处理核中的一个或多个，并且可以是处理器600的某一版本。
存储器740可以是例如动态随机存取存储器(dram)、相变存储器(pcm)或这两者的组合。对于至少一个实施例，控制器中枢720经由诸如前端总线(fsb)之类的多分支总线、点对点接口、或者类似的连接795来与(多个)处理器710、715进行通信。
在一个实施例中，协处理器745是专用处理器，诸如例如，高吞吐量mic处理器、网络或通信处理器、压缩引擎、图形处理器、gpgpu、嵌入式处理器，等等。在一个实施例中，控制器中枢720可以包括集成图形加速器。
在物理资源710、715之间可以存在包括架构、微架构、热、功耗特性等一系列品质度量方面的各种差异。
在一个实施例中，处理器710执行控制一般类型的数据处理操作的指令。嵌入在这些指令内的可以是协处理器指令。处理器710将这些协处理器指令识别为具有应当由附连的协处理器745执行的类型。因此，处理器710在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器745。(多个)协处理器745接受并执行所接收的协处理器指令。
现在参见图8，所示出的是根据本发明的实施例的第一更具体的示例性系统800的框图。如图8中所示，多处理器系统800是点对点互连系统，并且包括经由点对点互连850耦合的第一处理器870和第二处理器880。处理器870和880中的每一个都可以是处理器600的某一版本。在本发明的一个实施例中，处理器870和880分别是处理器710和715，而协处理器838是协处理器745。在另一实施例中，处理器870和880分别是处理器710和协处理器745。
处理器870和880示出为分别包括集成存储器控制器(imc)单元872和882。处理器870还包括作为其总线控制器单元的一部分的点对点(p-p)接口876和878；类似地，第二处理器880包括p-p接口886和888。处理器870、880可以经由使用点对点(p-p)接口电路878、888的p-p接口850来交换信息。如图8中所示，imc872和882将处理器耦合到相应的存储器，即存储器832和存储器834，这些存储器可以是本地附连到相应处理器的主存储器的部分。
处理器870、880可各自经由使用点对点接口电路876、894、886、898的各个p-p接口852、854来与芯片组890交换信息。芯片组890可以任选地经由高性能接口892来与协处理器838交换信息。在一个实施例中，协处理器838是专用处理器，诸如例如，高吞吐量mic处理器、网络或通信处理器、压缩引擎、图形处理器、gpgpu、嵌入式处理器，等等。
共享高速缓存(未示出)可被包括在任一处理器中，或在这两个处理器的外部但经由p-p互连与这些处理器连接，使得如果处理器被置于低功率模式，则任一个或这两个处理器的本地高速缓存信息可被存储在共享高速缓存中。
芯片组890可以经由接口896耦合到第一总线816。在一个实施例中，第一总线816可以是外围部件互连(pci)总线或诸如pci快速总线或另一i/o互连总线之类的总线，但是本发明的范围不限于此。
如图8中所示，各种i/o设备814可连同总线桥818一起耦合到第一总线816，该总线桥818将第一总线816耦合到第二总线820。在一个实施例中，诸如协处理器、高吞吐量mic处理器、gpgpu、加速器(诸如例如，图形加速器或数字信号处理(dsp)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器815耦合到第一总线816。在一个实施例中，第二总线820可以是低引脚数(lpc)总线。在一个实施例中，各种设备可耦合到第二总线820，这些设备包括例如键盘和/或鼠标822、通信设备827以及存储单元828，该存储单元828诸如可包括指令/代码和数据830的盘驱动器或者其他大容量存储设备。此外，音频i/o824可以被耦合到第二总线820。注意，其他架构是可能的。例如，代替图8的点对点架构，系统可以实现多分支总线或其他此类架构。
现在参考图9，示出的是根据本发明的实施例的第二更具体的示例性系统900的框图。图8和9中的类似元件使用类似的附图标记，并且从图9中省略了图8的某些方面以避免混淆图9的其他方面。
图9图示处理器870、880可分别包括集成存储器和i/o控制逻辑(“cl”)972和982。因此，cl972、982包括集成存储器控制器单元，并包括i/o控制逻辑。图9图示不仅存储器832、834耦合到cl872、882，而且i/o设备914也耦合到控制逻辑872、882。传统i/o设备915被耦合到芯片组890。
现在参考图10，示出的是根据本发明的实施例的soc1000的框图。图6中的类似要素使用类似的附图标记。另外，虚线框是更先进的soc上的任选的特征。在图10中，(多个)互连单元1002被耦合到：应用处理器1010，其包括一个或多个核的集合602a-n、高速缓存单元604a-n以及(多个)共享高速缓存单元606；系统代理单元610；(多个)总线控制器单元616；(多个)集成存储器控制器单元614；一个或多个协处理器的集合1020，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(sram)单元1030；直接存储器访问(dma)单元1032；以及用于耦合到一个或多个外部显示器的显示单元1040。在一个实施例中，(多个)协处理器1020包括专用处理器，诸如例如，网络或通信处理器、压缩引擎、gpgpu、高吞吐量mic处理器、或嵌入式处理器，等等。
本文公开的机制的各实施例可以被实现在硬件、软件、固件或此类实现方式的组合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。
可将程序代码(诸如，图8中图示的代码830)应用于输入指令，以执行本文中描述的功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有处理器的任何系统，该处理器诸如例如，数字信号处理器(dsp)、微控制器、专用集成电路(asic)或微处理器。
程序代码可以用高级的面向过程的编程语言或面向对象的编程语言来实现，以便与处理系统通信。如果需要，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定的编程语言的范围。在任何情况下，该语言可以是编译语言或解释语言。
至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，该指令表示处理器中的各种逻辑，该指令在被机器读取时使得该机器制造用于执行本文中所述的技术的逻辑。被称为“ip核”的此类表示可以被存储在有形的机器可读介质上，并可被供应给各个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。
此类机器可读存储介质可以包括但不限于通过机器或设备制造或形成的制品的非暂态、有形布置，其包括存储介质，诸如硬盘；任何其他类型的盘，包括软盘、光盘、紧致盘只读存储器(cd-rom)、可重写紧致盘(cd-rw)以及磁光盘；半导体器件，诸如，只读存储器(rom)、诸如动态随机存取存储器(dram)和静态随机存取存储器(sram)的随机存取存储器(ram)、可擦除可编程只读存储器(eprom)、闪存、电可擦除可编程只读存储器(eeprom)；相变存储器(pcm)；磁卡或光卡；或适于存储电子指令的任何其他类型的介质。
因此，本发明的实施例还包括非暂态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(hdl)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。
仿真(包括二进制变换、代码变形等)
在一些情况下，指令转换器可用于将指令从源指令集转换至目标指令集。例如，指令转换器可以将指令变换(例如，使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其他方式转换成要由核处理的一条或多条其他指令。指令转换器可以用软件、硬件、固件、或其组合来实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。
图11是根据本发明的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所图示的实施例中，指令转换器是软件指令转换器，但替代地，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图11示出可使用第一编译器1104来编译高级语言1102形式的程序，以生成可由具有至少一个第一指令集核的处理器1116原生执行的第一二进制代码(例如，x86)1106。在一些实施例中，具有至少一个第一指令集核的处理器1116表示通过兼容地执行或以其他方式执行以下各项来执行与具有至少一个x86指令集核英特尔处理器基本相同的功能的任何处理器：1)英特尔x86指令集核的指令集的本质部分，或2)目标为在具有至少一个x86指令集核的英特尔处理器上运行以便取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果的应用或其他软件的目标代码版本。第一编译器1104表示可操作用于生成第一指令集的二进制代码1106(例如，目标代码)的编译器，该二进制代码可通过或不通过附加的链接处理在具有至少一个第一指令集核的处理器1116上执行。类似地，图11示出可以使用替代的指令集编译器1108来编译高级语言1102形式的程序，以生成可以由不具有至少一个第一指令集核的处理器1114(例如，具有执行加利福尼亚州桑尼维尔市的mips技术公司的mips指令集、和/或执行加利福尼亚州桑尼维尔市的arm控股公司的arm指令集的核的处理器)原生执行的替代的指令集二进制代码1110。指令转换器1112用于将第一二进制代码1106转换成可以由不具有第一指令集核的处理器1114原生执行的代码。该转换后的代码不大可能与替代的指令集二进制代码1110相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作，并且由来自替代指令集的指令构成。因此，指令转换器1112通过仿真、模拟或任何其他过程来表示允许不具有第一指令集处理器或核的处理器或其他电子设备执行第一二进制代码1106的软件、固件、硬件或其组合。
用于处理高效多播操作的装置和方法
协作多线程代码中的一个共同原语用于单个线程以将一条数据或一个信号传递给许多/所有线程。在一些微架构上，这通过使用在屏障存储器之后立即执行的多播或广播指令来完成。例如，到达屏障的最后一个线程将用信号通知所有其他线程它们可以离开屏障。在一些情况下，该信号可以伴随恰好在屏障之前计算的结果(例如，减少的结果)。
目前，核之间的最快的通信机制是经由对共享存储器位置的写入和读取。然而，当单个线程将信号或数据片段传播到许多其他线程时，核和非核中的事件序列是低效的。
例如，如果一组工作者线程正在等待来自主线程的唤醒信号，则所有工作者线程将重复地读取包含该唤醒信号的单个高速缓存行，从而对特定高速缓存代理或控制器产生压力。共享高速缓存频繁地物理地被分成多个片段，使得访问一组行的一组核可以通过多个高速缓存代理并行地处理它们的请求。然而，如果所有核访问同一行，则单个代理必须处理潜在地大量的请求，对于这些请求其可能不能被优化。当准备好发送信号时，主线程向高速缓存代理发送对所有权的请求(rfo)请求，该请求将被任何待决的读取请求延迟。在接收主线程的rfo请求后，高速缓存代理将向具有该行的副本的所有工作者发送监听，并且核将响应，再次向单个高速缓存代理并从单个高速缓存代理发送大量请求，该高速缓存代理将回复主线程，将可写状态中的行给予主线程。主线程然后将写入该行。
本文描述的本发明的实施例实现“高速缓存代理”架构。“高速缓存代理”或ca包括高速缓存管理电路，用于管理多个高速缓存并确保在高速缓存之间共享的高速缓存行的一致性(例如，通过实现高速缓存一致性协议)。
所有工作者线程都不再具有该行的副本，因此它们的下一次读取将导致它们向高速缓存代理发送请求——从而产生进一步的压力。到达高速缓存代理的第一个读取请求将触发高速缓存代理向主线程发送监听以抓取经更新的数据。在主线程利用数据进行响应之后，高速缓存代理将向所有工作者线程发送数据，一次一个响应。
该示例的高速缓存代理(ca)处的动作的数量以及每个动作的等待时间被制成下面的表a。
表a
优化该通信模式的一些现有方法的一个问题是它们有效地尝试将数据“推入”到私有高速缓存，这在许多现有架构上不被支持。
在本发明的一个实施例中，消费者通过向高速缓存代理或其l2高速缓存登记来实现“拉出”操作，指示它们期望给定的高速缓存行改变，并且希望尽可能迅速地接收该经更新的行。具体而言，实现低等待时间多播而不需要对现有的高速缓存一致性协议(例如，mesi协议)或管芯上接口(例如，idi)的重大改变。这些实施例仍然可以利用本地支持的多播，但不需要它们或将数据推入私有高速缓存的能力。下面描述的技术对于具有频繁屏障的并行代码可能特别有用，尽管本发明的基本原理不限于该特定上下文。
图12图示在其上可以实现本发明的实施例的处理器架构，包括核区域1201和共享的或“非核”区域1210。共享区域1210包括由核1201a-c的全部或子集共享的数据结构和电路。在所示的实施例中，多个核1201a-c可以是能够同时执行多个指令流的同时多线程核。尽管在图12中仅示出三个核1201a-c，但是应当理解，核区域1201可以包括任何数量的核。为简单起见，示出一个核1201a的附加细节。在一个实施例中，核1201b-c中的每一个包括相同的架构。
在所示的实施例中，诸如实现管芯上互连(idi)/一致性协议的idi的互连1206将核1201a-c通信地彼此耦合并且耦合到共享区域1210内的各种组件。例如，互连1206将核的高速缓存代理1207a-c耦合到共享区域中的一个或多个高速缓存代理1207d-k，并实现高速缓存一致性协议以确保在核之间共享的高速缓存行保持一致。在共享区域1210内还示出了耦合到高速缓存代理1207d-k的l3高速缓存1220和提供对系统存储器1260的访问的集成存储器控制器1230。l3高速缓存1220可以物理地由多个高速缓存分区1220a-h组成，每个高速缓存分区分别具有其自己的高速缓存代理1207d-k。诸如pci快速电路之类的一个或多个输入/输出(i/o)电路(未示出)还可以被包括在共享区域1210中。注意，图12不旨在提供在处理器内采用的所有组件和互连的综合视图。相反，仅示出与本发明的实施例相关的那些组件。
核1201a-c中的每一个包括用于执行指令流的同时、乱序(或有序)执行的指令流水线组件，包括从存储器或高速缓存取出指令的指令取出电路1218和用于对指令解码的解码电路1209。执行电路1208执行经解码的指令以执行由指令操作数、操作码和任何立即数值指定的基本操作。
指令指针寄存器1212存储标识要被取出、解码和执行的下一指令的指令指针地址。可以从系统存储器1260和/或一个或多个共享高速缓存层级(诸如l2高速缓存1213a-c、共享l3高速缓存1220或l1指令高速缓存1210)取出或预取指令。此外，l1数据高速缓存1202存储从系统存储器1260加载和/或从其他高速缓存层级1213、1220(其高速缓存指令和数据两者)中的一个检取的数据。如所提及，每个处理器上的高速缓存代理(ca)1207a-c和/或共享区域1210内的高速缓存代理1207d执行本文所述的高速缓存管理操作，以确保各种高速缓存行的状态保持一致(例如，经由对高速缓存一致性协议的实现)。
指令tlb(itlb)1211为由取出电路1218取出的指令存储虚拟地址到物理地址的转换，并且数据tlb(dtlb)1203为由解码电路1209和执行电路1208处理的数据存储虚拟地址到物理地址的转换。
本发明的一个实施例包括在本文中被称为延迟预取(dp)和写入修改(wm)的两个新指令，以及用于在核和非核内实现指令的相关联的电路。例如，所示出的解码器1209包括dp电路1209a和wm电路1209b以对这些指令解码，并且执行电路包括dp电路1208a和wm电路1208b以执行指令。
在一个实施例中，延迟预取指令还用作加载或读取指令，并将数据返回到线程(例如，在寄存器中)。
在一个实施例中，dp指令指示执行它的线程期望在不久的将来在操作数中提供的地址被更新，并且它想要该更新的副本。因此，即使该行在核的l11202中，它仍然可以将特殊的预取请求向下发送到l2高速缓存1213a-c的高速缓存代理1207a-c或l3高速缓存1220的高速缓存代理1207d-k(并且可能到更远处，取决于实现方式)。在一个实施例中，可以丢弃延迟预取(即，在没有数据的情况下发送的回复)，因为否则系统存在死锁的风险。
如果核执行延迟预取，则稍后的读取指令可以在l1数据高速缓存1202中命中，从而返回完全有效的数据，或者未命中。在一个实施例中，在l1未命中时，读取将停止，直到延迟预取接收到响应；如果它包含数据，则读取将返回该数据，否则读取将产生沿着高速缓存层级结构向下发送的请求。延迟预取和读取之间的交互确保延迟预取确实是预取，在如果被丢弃则程序将仍然是正确的意义上。当最终执行预取时，所预取的数据被存储在l1数据高速缓存1203中。
如所提及，在一个实施例中也采用写入修改(wm)指令，该指令是写入指令，其携带一个或多个线程可能正在等待正被写入的数据的对硬件的提示。该提示可以以任何数量的方式被编码，诸如操作数内的位或立即数。在一个实现方式中，核不为该写入发布rfo，因为这将使所有读取者无效。相反，它将在引退时被完全执行。写入修改指令可以是弱排序的(尽管这对于实现本发明的实施例不是必须的)。在写入修改执行时，弱排序的行为允许执行这些写入中的一个的核继续引退其他指令(特别地，存储)。
以下是将参考图13描述的两个示例实现方式，图13示出分别执行第一线程t1和第二线程t2的第一核1201a和第二核1201b。解码电路1209a和执行电路1208a分别解码和执行第一线程t1，而解码电路1209b和执行电路1208b分别解码和执行第二线程t2。还示出与核1201a-b和l2高速缓存1213a-b相关联的高速缓存代理1207a-b，其经由互连1206耦合到非核区域1210中的高速缓存代理1207d-k。尽管未示出，但是l1指令和数据高速缓存还可以具有相关联的高速缓存代理或高速缓存控制器，以与其他核和非核高速缓存代理通信。
在该实施例中，每个延迟预取请求被传送到适当的高速缓存代理。因此，例如，当执行电路1208b在线程t2内执行dp指令时，dp请求可以被传递到与l3高速缓存1220及其各个分区1220a-h相关联的共享高速缓存代理1207d-k中的一个。不是将当前l3高速缓存行带回到l2高速缓存1213b，而是延迟预取操作使得核1201b被登记为高速缓存行的“消费者”，当下一次写入该高速缓存行时，该高速缓存行将被更新而不是被无效。
在一个实施例中，共享高速缓存代理1207d-k包括延迟预取管理器1300a-h(尽管为了简单起见仅示出1300a-b)，以响应于延迟预取指令的执行来维持消费者核登记。在另一实施例中，可以为所有共享高速缓存代理1207d-k实现单个延迟预取管理器。延迟预取管理器可以被实现为例如能够跟踪来自多个核的未完成的延迟预取请求的表、缓冲器或其他数据结构。在一个实施例中，在登记之后，消费者核1201b可以进入自旋-等待(spin-wait)循环，在该循环期间它将继续命中l1高速缓存1202b，同时等待更新。
在一个实现方式中，如果任何核1201a-b使用常规存储来写入高速缓存行，则发送对所有权的请求(rfo)，并且各种高速缓存代理将使该行的所有当前副本无效。这可能(但不一定)导致对于该行的所有延迟预取被丢弃。
相反，如果执行线程t1的核1201a利用写入修改指令写入高速缓存行，则该核将向共享高速缓存代理1207d发送写入修改请求(与数据一起)。当高速缓存代理1207d接收到写入修改请求时，它检查延迟预取管理器以确定高速缓存行是否具有任何消费者(例如，所示示例中的核1201b)。然后，ca1207d-k将新的高速缓存行传送到具有未完成的延迟预取(即，已经执行dp指令)的任何消费者，作为对延迟预取指令的响应(例如，一次一个，或者利用多播或广播)。在一个实现方式中，存储在核高速缓存中的该高速缓存行的所有其他副本被无效。最后，ca1207d-k更新l3高速缓存1220中的高速缓存行的副本。在一些实现方式中，可以在消费者接收它们的更新之前更新l3高速缓存中的副本。
如所提及，每个延迟预取管理器1300a-h可以以各种方式实现和/或可以分布在各种高速缓存代理1207c、1207a-b中。单个延迟预取管理器可以用于共享区域1210。例如，在一个实施例中，每个高速缓存代理包括用于延迟预取请求的多条目缓冲器，其中每个条目包括针对每个核的地址和有效位。替代地，一个实施例包括共享条目池，其中每个条目包括核标识符(id)、地址和有效位。如果缓冲器是满的并且另一个延迟预取到达，则新请求被丢弃或者现有请求中的一个可能被丢弃(例如，使用先进先出排队机制)。
在一个实现方式中，每个延迟预取管理器1300a-h将每个写入修改请求与所存储的延迟预取请求进行比较。取决于缓冲器或其他数据结构的组织，延迟预取管理器可能需要将传入请求地址与所有缓冲器条目中的地址进行比较。减少比较的另一实施例包括，对于保存在高速缓存代理处的每个高速缓存行，指示哪些核具有对于该行的延迟预取的位向量(例如，类似于在一些现有架构上使用的核有效(cv)位)。
图14中所示的一个实施例实现了一种混合方法，其中每个延迟预取管理器1300a-h包括具有有限数量的条目(例如，四个、八个等)的表1401。如所示，每个条目包括指示条目当前是否有效的有效位、与延迟预取操作相关联的地址、以及指示哪些核已经执行了对于高速缓存行的延迟预取的位向量。位向量内的每个位与特定核相关联。值1指示核已经执行了对于高速缓存行的延迟预取，而值0指示不存在延迟预取操作。
在一个实施例中，当延迟预取1410到达时，如果该地址已经具有表1401内的条目，则打开与请求核对应的该条目的位向量中的位。如果不是，则为该地址创建新的延迟预取条目，其中在位向量中设置的与请求核相关联的位使得与请求核相关联的位被设置。在任何情况下，当写入修改请求1411到达时，如果在表1401内存在对应的条目，则具有未完成的延迟预取请求(即，在位向量中具有1)的那些核利用新的高速缓存行被更新1412。
下面的表b将在多播操作期间的一个实施例的动作制成表格，其中离开关键路径的项在括号中。
表b
在一个实施例中，每个核的至少一个私有ca包括延迟预取管理器，如上述的延迟预取管理器。在该实现方式中，每个延迟预取请求通过核的最低级私有ca/高速缓存(例如，所示实现方式中的ca1207a-b和l2高速缓存1213a-b)被传送。不需要通知l3高速缓存代理1207d-k核执行了延迟预取。因为l2高速缓存1213a-b是私有的，所以l2高速缓存代理1207a-b将延迟预取请求存储在具有包含与预取请求相关联的地址和有效位的条目的缓冲器或其他形式的延迟预取管理器中。在延迟预取管理器中使用的缓冲器、表或其他存储可以以各种方式组织，诸如完全关联存储结构。
一旦延迟预取请求已经被缓冲，如果任何核随后使用例如常规存储操作来写入高速缓存行，则发送对所有权的请求，从而导致高速缓存行的所有当前副本无效(在相关的高速缓存代理的控制下)。这可能(但不一定)导致对于高速缓存行的所有延迟预取被丢弃/无效。
相反，如果核(例如，线程t1)利用写入修改指令写入高速缓存行，则该核将向核的高速缓存代理中的一个(例如，1207a或1207b)发送写入修改请求(与数据一起)。在一个实施例中，当高速缓存代理1207a-b接收到写入修改请求时，它向高速缓存行的所有当前共享者发送特殊的监听多播请求与高速缓存行数据。每个共享者的最低级私有高速缓存的高速缓存代理在接收到该请求后检查其延迟预取管理器，以确定它是否具有对于高速缓存行的延迟预取条目。如果是，则它更新高速缓存和任何更高级的私有高速缓存(例如，l1高速缓存)中的高速缓存行，并通知其他高速缓存代理它已经保留高速缓存行的副本。如果核的最低级高速缓存代理不具有延迟预取条目，则它使其高速缓存(例如，l2)和任何更高级的私有高速缓存(例如，l1)中的该高速缓存行无效，并对每个共享高速缓存代理1207d-k作出核不再具有该高速缓存行的副本的响应。
表c提供在多播操作期间该实施例的动作的列表，其中离开关键路径的项在括号中。
表c
以上实施例的关键路径等待时间是核到高速缓存代理等待时间的两倍。这与假设的最小值匹配，并且比基线的关键路径等待时间小四倍，基线的关键路径等待时间是核到高速缓存代理等待时间的八倍。此外，这些实施例均产生显著更少的到高速缓存代理的通信量，这很可能对性能具有额外的积极影响。最后，如果管芯上网络支持本机多播或广播机制，则这些实施例均可以利用它来进一步减少管芯上通信量和高速缓存代理占用率。
图15图示根据本发明的一个实施例的方法。该方法可以在上文描述的不同架构上实现，但不限于任何特定系统或处理器架构。
在1501处，接收来自核的延迟预取请求。例如，延迟预取可以由在第一核上执行的第一线程生成。在1502处，作出是否存在用于延迟预取请求的条目的确定。例如，可以使用与延迟预取请求相关联的地址的部分在缓冲器、表或其他数据结构中执行查找。
如果条目存在，则在1504处，更新条目的位向量以标识第一核。这可以通过设置与第一核相关联的位来完成。如果条目不存在，则在1503处创建新条目并且设置与第一核相关联的位。在该过程中可以替换另一个条目，通过移除具有0有效位的条目和/或使用先进先出实现方式或任何其他类型的替换策略(例如，最近最少使用的策略)。如果在1505处确定接收到新的延迟预取操作，则该过程返回到1501。如果否，则该过程跳转到图16。
在1601处，接收来自核(例如，第二核)的写入修改请求。如果在1602处确定接收到与写入修改请求相关联的条目，则读取条目的位向量以标识具有延迟预取请求的核。在1605处，将延迟预取响应与经修改的高速缓存行的副本一起传送到核。在该阶段，与延迟预取相关联的条目可以被标记为无效。如果在1606处确定接收到新的延迟预取，则该过程跳转到图15中的1501。否则，该过程返回到1601，其中接收来自核的新的写入修改请求。
在前述的说明书中，已经参考本发明的特定示例性实施例描述了本发明的实施例。然而，将会显而易见的是，可对这些实施例作出各种修改和改变，而不背离如所附权利要求所述的本发明的更宽泛的精神和范围。因此，说明书和附图应被认为是说明性而非限制性意义。
针对任一装置所描述的组件、特征、以及细节还可任选地应用于在实施例中可由这种装置和/或使用这种装置执行的任一方法中。可将本文所述的处理器中的任意一个包括在本文所公开的系统中的任意一个中。在一些实施例中，该计算机系统可包括互连、与该互连耦合的处理器以及与该互连耦合的动态随机存取存储器(dram)。或者，替代dram，可使用不需要被刷新的其他类型的易失性存储器，或者可使用闪存。
在说明书和权利要求书中，可能已经使用了术语“耦合的”和/或“连接的”及其衍生词。这些术语不旨在互为同义词。相反，在多个实施例中，“连接的”可用于指示两个或更多个元件彼此直接物理和/或电接触。“耦合的”可意味着两个或更多个元件彼此直接物理和/或电接触。然而，“耦合的”也可意指两个或更多个元件彼此并不直接接触，但是仍然彼此协作或相互作用。例如，执行单元可通过一个或多个中间组件与寄存器和/或解码单元耦合。在附图中，箭头用于示出连接和耦合。
可能已经使用了术语“和/或”。如本文中所使用的，术语“和/或”意思是一个或另一个或两者(例如，a和/或b意思是：a或b，或者a和b两者)。
在以上描述中，为了提供对实施例的透彻理解，已阐述了特定的细节。然而，可以在没有这些特定细节中的一些的情况下来实践其他实施例。本发明的范围不是由以上所提供的具体示例来确定的，而仅由所附权利要求确定。在其他实例中，已经以框图形式和/或没有细节的形式示出了公知的电路、结构、设备和操作，以避免使对说明书的理解变得模糊。在认为合适的地方，已在附图之间重复了附图标记或附图标记的结尾部分以指示可能任选地具有类似或相同特性的对应或类似的元件，除非另外指定或是显而易见的。
某些操作可由硬件组件执行，或者能以机器可执行或电路可执行指令来具体化，这些机器可执行指令或电路可执行指令可用于使得和/或者导致机器、电路、或硬件组件(例如，处理器、处理器的部分、电路等)利用执行这些操作的指令来编程。这些操作还可任选地由硬件和软件的组合执行。处理器、机器、电路或硬件可包括专用或特定电路或其他逻辑(例如，可能与固件和/或软件组合的硬件)，该专用或特定电路或其他逻辑用于执行和/或处理指令，并且响应于该指令而存储结果。
一些实施例包括制品(例如，计算机程序产品)，该制品包括机器可读介质。该介质可包括以机器可读形式提供(例如，存储)信息的机制。机器可读介质可提供或在其上存储有指令或指令序列，如果和/或当由机器执行该指令或指令序列时，该指令或指令序列可用于使该机器执行和/或导致该机器执行本文中所公开的一种或多种操作、方法或技术。
在一些实施例中，机器可读介质可包括非暂态机器可读存储介质。例如，非暂态机器可读存储介质可包括，软盘、光存储介质、光盘、光学数据存储设备、cd-rom、磁盘、磁光盘、只读存储器(rom)、可编程rom(prom)、可擦除可编程rom(eprom)、电可擦除可编程rom(eeprom)、随机存取存储器(ram)、静态ram(sram)、动态ram(dram)、闪存、相变存储器、相变数据存储材料、非易失性存储器、非易失性数据存储设备、非暂态存储器、或非暂态数据存储设备等。非暂态机器可读存储介质不由暂态传播的信号组成。在一些实施例中，存储介质可包括：包含固态物质的有形介质。
合适机器的示例包括但不限于，通用处理器、专用处理器、数字逻辑电路、集成电路等。合适的机器的另一些示例包括，包含处理器、数字逻辑电路或集成电路的计算机系统或其他电子设备。此类计算机系统或电子设备的示例包括但不限于，台式计算机、膝上型计算机、笔记本计算机、平板计算机、上网本、智能电话、蜂窝电话、服务器、网络设备(例如，路由器和交换机)、移动互联网设备(mid)、媒体播放器、智能电视、上网机、机顶盒和视频游戏控制器。
贯穿本说明书对例如“一个实施例”、“实施例”、“一个或多个实施例”、“一些实施例”的引用指示可将特定的特征包括在本发明的实施中，但是不一定要求这么做。类似地，在该描述中，为了使本公开流畅并辅助对各创造性方面的理解，有时将各种特征一起归组在单个实施例、附图或对它们的描述中。然而，不应当将公开的该方法解释为反映本发明需要比每项权利要求中所明确记载的更多特征的意图。相反，如所附权利要求所反映，创造性方面在于少于单个的公开实施例的所有特征。因此，将遵循具体实施方式的权利要求由此明确地结合到该具体实施方式中，并且每一项权利要求独立地作为本发明的单独的实施例而存在。
示例实施例
下列示例涉及特定实施例。可以在任何地方并且以任何组合使用这些示例中的细节。
示例1。一种处理器，包括：多个核，用于执行指令；共享电路区域，用于由多个核共享；第一高速缓存管理电路，与共享电路区域相关联，用于接收来自核的延迟预取消息，每个延迟预取消息包括可用于标识高速缓存行的地址或其部分；以及延迟预取管理器，包括多个条目，每个条目与延迟预取消息中的至少一个相关联，延迟预取管理器用于根据接收到每个新的延迟预取消息而更新条目中的一个或多个或生成新的条目，其中在接收到第一高速缓存行由第一核修改的通知时，延迟预取管理器用于将延迟预取响应消息传送至在与第一高速缓存行相关联的第一条目中标识的一个或多个核。
示例2。如示例1的处理器，其中延迟预取响应消息包括由第一核修改过的第一高速缓存行的副本。
示例3。如示例2的处理器，其中第一高速缓存管理电路包括在共享电路区域内的与共享高速缓存相关联的高速缓存代理(ca)。
示例4。如示例3的处理器，其中共享高速缓存包括第3级(l3)高速缓存。
示例5。如示例1的处理器，其中延迟预取管理器包括用于存储条目的表或缓冲器，并且其中每个条目包括用于标识高速缓存行的第一字段和用于标识一个或多个核的第二字段。
示例6。如示例5的处理器，其中第二字段包括具有与每个核相关联的位的位向量，其中在接收到来自对应于第一位的第一核的标识第一高速缓存行的第一延迟预取请求消息时，第一位将被设置为第一值。
示例7。如示例6的处理器，其中在接收到来自对应于第二位的第二核的标识第一高速缓存行的第二延迟预取请求消息时，第二位将被设置为第二值。
示例8。如示例7的处理器，其中在接收到第一高速缓存行由第三核修改的第一通知时，延迟预取管理器用于响应地读取位向量以标识第一和第二核，并且用于将延迟预取响应消息传送至第一核和第二核。
示例9。如示例8的处理器，其中每个条目包括有效位，并且其中延迟预取管理器用于在将延迟预取响应消息传送至第一和第二核时将有效位设置为新的值以指示无效条目。
示例10。如示例1的处理器，其中响应于由第一核执行的写入修改指令，第一高速缓存行由第一核修改的通知被生成。
示例11。一种方法，包括：在处理器上执行指令，该处理器包括：多个核以及将由多个核共享的共享电路区域；接收来自核的延迟预取消息，每个延迟预取消息包括地址或其部分；响应于接收延迟预取消息，更新包括多个条目的延迟预取跟踪数据结构，其中更新包括将每个地址或其部分与一组现有条目进行比较，并且如果对于现有条目发现匹配，则更新现有条目，并且如果未发现匹配，则创建新的条目；接收第一高速缓存行由第一核修改的通知；标识与第一高速缓存行相关联的第一条目；以及将延迟预取响应消息传送至在与第一高速缓存行相关联的第一条目中标识的一个或多个核的集合。
示例12。如示例11的方法，其中延迟预取响应消息包括由第一核修改过的第一高速缓存行的副本。
示例13。如示例12的方法，其中第一高速缓存管理电路包括在共享电路区域内的与共享高速缓存相关联的高速缓存代理(ca)。
示例14。如示例13的方法，其中共享高速缓存包括第3级(l3)高速缓存。
示例15。如示例11的方法，其中延迟预取跟踪数据结构包括用于存储条目的表或缓冲器，并且其中每个条目包括用于标识高速缓存行的第一字段和用于标识一个或多个核的第二字段。
示例16。如示例15的方法，其中第二字段包括具有与每个核相关联的位的位向量，其中在接收到来自对应于第一位的第一核的标识第一高速缓存行的第一延迟预取请求消息时，第一位将被设置为第一值。
示例17。如示例16的方法，其中在接收到来自对应于第二位的第二核的标识第一高速缓存行的第二延迟预取请求消息时，第二位将被设置为第二值。
示例18。如示例17的方法，其中在接收到第一高速缓存行由第三核修改的第一通知时，位向量将被读取以标识第一和第二核，并且用于将延迟预取响应消息传送至第一核和第二核。
示例19。如示例18的方法，其中每个条目包括有效位，在将延迟预取响应消息传送至第一和第二核时，该有效位将被设置为新的值以指示无效条目。
示例20。如示例11的方法，进一步包括：响应于第一核执行写入修改指令而生成通知。
示例21。一种机器可读介质，具有存储于其上的程序代码，该程序代码当由机器执行时，使机器执行以下操作：在处理器上执行指令，该处理器包括多个核以及将由多个核共享的共享电路区域；接收来自核的延迟预取消息，每个延迟预取消息包括地址或其部分；响应于接收延迟预取消息，更新包括多个条目的延迟预取跟踪数据结构，其中更新包括将每个地址或其部分与一组现有条目进行比较，并且如果对于现有条目发现匹配，则更新现有条目，并且如果未发现匹配，则创建新的条目；接收第一高速缓存行由第一核修改的通知；标识与第一高速缓存行相关联的第一条目；以及将延迟预取响应消息传送至在与第一高速缓存行相关联的第一条目中标识的一个或多个核的集合。
示例22。如示例21的机器可读介质，其中延迟预取响应消息包括由第一核修改过的第一高速缓存行的副本。
示例23。如示例22的机器可读介质，其中第一高速缓存管理电路包括在共享电路区域内的与共享高速缓存相关联的高速缓存代理(ca)。
示例24。如示例23的机器可读介质，其中共享高速缓存包括第3级(l3)高速缓存。
示例25。如示例21的机器可读介质，其中延迟预取跟踪数据结构包括用于存储条目的表或缓冲器，并且其中每个条目包括用于标识高速缓存行的第一字段和用于标识一个或多个核的第二字段。
示例26。如示例25的机器可读介质，其中第二字段包括具有与每个核相关联的位的位向量，其中在接收到来自对应于第一位的第一核的标识第一高速缓存行的第一延迟预取请求消息时，第一位将被设置为第一值。
示例27。如示例26的机器可读介质，其中在接收到来自对应于第二位的第二核的标识第一高速缓存行的第二延迟预取请求消息时，第二位将被设置为第二值。
示例28。如示例27的机器可读介质，其中在接收到第一高速缓存行由第三核修改的第一通知时，位向量将被读取以标识第一和第二核，并且用于将延迟预取响应消息传送至第一核和第二核。
示例29。如示例28的机器可读介质，其中每个条目包括有效位，在将延迟预取响应消息传送至第一和第二核时，该有效位将被设置为新的值以指示无效条目。
示例30。如示例21的机器可读介质，进一步包括：响应于第一核执行写入修改指令而生成通知。
示例31。一种系统，包括：存储器，用于存储指令和数据；处理器，包括：多个核，用于执行指令；共享电路区域，用于由多个核共享；第一高速缓存管理电路，与共享电路区域相关联，用于接收来自核的延迟预取消息，每个延迟预取消息包括可用于标识高速缓存行的地址或其部分；以及延迟预取管理器，包括多个条目，每个条目与延迟预取消息中的至少一个相关联，延迟预取管理器用于根据接收到每个新的延迟预取消息而更新条目中的一个或多个或生成新的条目，其中在接收到第一高速缓存行由第一核修改的通知时，延迟预取管理器用于将延迟预取响应消息传送至在与第一高速缓存行相关联的第一条目中标识的一个或多个核。系统进一步包括：图形处理器，用于接收并处理从处理器接收的图形命令；网络接口，用于将处理器耦合至网络；以及存储设备，耦合至处理器，用于存储将由处理器处理的程序代码和数据。
本发明的实施例可包括以上已被描述的各步骤。可在可用于使通用或专用处理器执行这些步骤的机器可执行指令中具体化这些步骤。替代地，可由包含用于执行这些步骤的硬连线逻辑的专用硬件部件，或可由被编程的计算机部件和定制硬件部件的任何组合来执行这些步骤。
如本文中所描述，指令可以指代硬件的特定配置，诸如，被配置成用于执行某些操作或具有预定功能的专用集成电路(asic)，或者被存储在被具体化在非瞬态计算机可读介质中的存储器中的软件指令。因此，可以使用存储在一个或多个电子设备(例如，终端站、网络元件等)上并在该一个或多个电子设备上执行的代码和数据来实现图中所示的技术。此类电子设备使用诸如非瞬态计算机机器可读存储介质(例如，磁盘；光盘；随机存取存储器；只读存储器；闪存设备；相变存储器)和瞬态计算机机器可读通信介质(例如，电、光、声或其他形式的传播信号——诸如载波、红外信号、数字信号等)之类的计算机机器可读介质来(内部地和/或通过网络与其他电子设备进行)存储和传递代码和数据。另外，此类电子设备典型地包括耦合到一个或多个其他部件的一个或多个处理器的集合，该一个或多个其他部件诸如一个或多个存储设备(非瞬态机器可读存储介质)、用户输入/输出设备(例如，键盘、触摸屏和/或显示器)以及网络连接。该处理器的集合与其他部件的耦合典型地是通过一个或多个总线和桥(也称为总线控制器)。存储设备和携载网络通信流量的信号分别表示一个或多个机器可读存储介质和机器可读通信介质。因此，给定电子设备的存储设备典型地存储用于在该电子设备的一个或多个处理器的集合上执行的代码和/或数据。当然，本发明的实施例的一个或多个部分可使用软件、固件和/或硬件的不同组合来实现。
贯穿此具体实施方式，出于解释的目的，阐述了众多具体细节以便提供对本发明的透彻理解。然而，将对本领域技术人员来说显而易见的是，可在没有这些具体细节中的一些细节的情况下实施本发明。在某些实例中，并不详尽描述公知的结构和功能，以免使本发明的主题模糊。因此，本发明的范围和精神应根据所附权利要求书来判定。
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