一种数据串并转换装置、延时器及数据处理方法与流程

本发明涉及数据的串并转换处理领域，更为具体而言，涉及一种数据串并转换装置、延时器及数据处理方法。
背景技术：
：现在的视音频延时器的设计是针对4通道的3g-sdi信号的输入进行的设计，而随着技术的进步，超高清时代已经来临，当视音频延时器中输入的视音频信号为4通道的12g-sdi视音频信号时，由于每个通道都是4k2160p的12g带宽的大通道数据，在4个通道的12g-sdi信号同时输入到数据串并转换装置时，由于进入数据串并转换装置的数据量过大，视音频延时器中的数据串并转换装置无法同时处理4×12g-sdi的信号，使得4通道的12g-sdi信号无法通过或者无法正常通过数据串并转换装置，并且由于每个通道传输的信号数据量过大，各通道内传输的信号数据的频率、时钟、抖动会更加的不稳定，影响信号传输质量。技术实现要素：基于上述问题，本发明提供了一种数据串并转换装置，本发明中的数据串并转换装置包括：多个串并数据处理模块、多个fifo时钟缓冲模块，每个串并数据处理模块连接一个fifo时钟缓冲模块；数据串并转换装置还包括多个数据输入通道，每个串并数据处理模块处理其中一个数据输入通道内的数据；串并数据处理模块配置为将串行数据转换为并行数据，并将并行数据发送给fifo时钟缓冲模块；fifo时钟缓冲模块配置为对从串并数据处理模块接收的并行数据进行缓冲处理并将并行数据发送给下级处理模块。本发明提供的数据串并转换装置，设有多个串并数据处理模块、多个fifo时钟缓冲模块以及多个数据输入通道，每个串并数据处理模块连接一个fifo时钟缓冲模块，每个串并数据处理模块以及与其连接的fifo时钟缓冲模块处理其中一个数据输入通道内的数据，当多个数据输入通道内的数据同时输入到数据串并转换装置中时，每个数据输入通道内的数据均对应一个串并数据处理模块以及一个fifo时钟缓冲模块，即单个串并数据处理模块处理的数据量仅为一个数据输入通道内的数据量，也就是说并非所有数据输入通道内的数据均由一个串并数据处理模块进行处理，因而避免出现因为串并数据处理模块内输入的数据量过大而使得数据无法通过或无法正常通过的现象。在本发明提供的一种数据串并转换装置中，每个串并数据处理模块还对应连接一个fifo时钟缓冲模块，用于对输入的有效数据以及附加信息数据进行临时存储，并对附加信息数据进行分离、注册、重整，以此来解决当每个数据输入通道的数据量过大时产生的数据频率、时钟、抖动不稳定的问题。进一步的，fifo时钟缓冲模块包括多个数据缓冲空间，多个数据缓冲空间配置为按照预先定义的指令同时进行独立的数据处理。在fifo时钟缓冲模块中设置多个数据缓冲空间，多个数据缓冲空间，多个数据缓冲空间同时进行独立的数据处理，极大的增加了数据传输速率，提高数据串并转换装置的工作效率。进一步的，数据缓冲空间包括数据状态注册寄存器、本地时钟发生器，数据状态注册寄存器与本地时钟发生器之间进行双向通信连接，数据状态注册寄存器配置为根据指令读取、写入有效数据、附加信息数据，并对附加信息数据进行分离、注册；本地时钟发生器配置为将在本地时钟发生器中生成的本地时钟信息发送给数据状态注册寄存器，本地时钟发生器还配置为接收数据状态注册寄存器输出的有效数据以及附加信息数据，对有效数据、附加信息数据进行重整，并将重整后的有效数据以及附加信息数据发送给下级处理模块。在每个数据缓冲空间中均增加本地时钟发生器，本地时钟发生器为数据提供精准的本地时钟信息，进一步提高了数据时钟的稳定性，保证了数据传输过程中的数据的传输质量。本发明还提供了一种基于上述数据串并转换装置的数据处理方法，其中串并数据处理模块的数据处理方法包括以下步骤：进行数据匹配和检测，检测、提取出数据格式以及数据传输速率；进行数据解扰；进行数据并行转换，将串行数据转换为多路并行数据；对每路并行数据进行解复用，提取有效数据和附加信息数据；移除有效数据以及附加信息数据中的同步位信息；检测数据格式，生成格式信息；数据复用，将串并数据处理模块处理后的并行数据集成在一条总线上进行并行输出。进一步的，fifo时钟缓冲模块中的数据处理方法包括：多个数据缓冲空间根据状态读取、写入数据，将有效数据、附加信息数据写入到数据缓冲空间内的数据状态注册寄存器；数据状态寄存器将附加信息数据进行分离、注册，并在分离、注册的同时在有效数据中增本地时钟发生器生成的本地时钟信息；数据状态注册寄存器将有效数据以及分离、注册后的附加信息数据发送给本地时钟发生器；本地时钟发生器将有效数据以及分离、注册后的所述附加信息数据进行重整；本地时钟发生器根据下级处理模块的状态进行下级数据传输目标选择，将附加信息数据以及有效数据输出。进一步的，多个数据缓冲空间根据状态读取、写入数据包括：判断多个数据缓冲空间状态；若其中一个或一个以上的数据缓冲空间状态为空、将空或将满，则根据串并数据处理模块输出的多路并行数据堆栈先到的顺序，将先到的一路或一路以上的并行数据分别写入到状态为空、将空或将满的一个或一个以上的数据缓冲空间的数据状态注册寄存器中。进一步的，本地时钟发生器根据下级处理模块状态，进行下级数据传输目标选择包括：当下级处理模块中的处理器处于满状态时，本地时钟发生器选择将数据传输给下级处理模块内的fifo存储器，fifo存储器配置为临时存储数据；否则，本地时钟发生器选择将数据传输给所下级处理模块的处理器。本发明还提供一种延时器，包括数据串并转换装置、与数据串并转换装置连接的数据量化处理装置、与数据量化处理装置连接的延时处理装置、与延时处理装置连接的合成输出装置，数据串并转换装置为上述的数据串并转换装置。进一步的，本发明提供的延时器中包含的数据串并转换装置使用上述的数据处理方法。本发明还提供一种信号转换处理器，信号转换处理器包括上述的数据串并转换装置，并且数据串并转换装置应用上述的数据处理方法。附图说明图1示出了根据本发明一种实施方式的数据串并转换装置结构示意图；图2示出了根据本发明一种实施方式的数据缓冲空间结构示意图；图3示出了根据本发明一种实施方式的串并转换模块数据处理方法流程图；图4示出了根据本发明一种实施方式的fifo时钟缓冲模块的数据处理方法流程图；图5示出了根据本发明的数据串并转换装置中一个数据输入通道数据处理的电路原理图；图6示出了根据本发明一种实施方式的延时器的结构示意图。具体实施方式以下结合附图和具体实施方式对本发明的各个方面进行详细阐述。其中，众所周知的模块、单元及其相互之间的连接、链接、通信或操作没有示出或未作详细说明。并且，所描述的特征或功能可在一个或一个以上实施方式中以任何方式组合。本领域技术人员应当理解，下述的各种实施方式只用于举例说明，而非用于限制本发明的保护范围。还可以容易理解，本文所述和附图所示的各实施方式中的模块或单元或处理方式可以按各种不同配置进行组合和设计。参见图1，图1示出了根据本发明的一实施方式的数据串并转换装置100的结构示意图。该数据串并转换装置100包括：多个串并数据处理模块101、多个fifo时钟缓冲模块102，其中串并数据处理模块101的个数与fifo时钟缓冲模块102的个数相等，每个串并数据处理模块101均分别与其中一个fifo时钟缓冲模块102对应。数据串并转换装置100还包括多个数据输入通道，每个串并数据处理模块101以及与其连接的fifo时钟缓冲模块102处理多个数据输入通道的其中一个数据输入通道内的数据。每个串并数据处理模块101配置为将串行数据转换为多路并行数据，对每路并行数据进行信息提取，提取出有效数据及附加信息数据，删除有效数据以及附加信息数据中的同步位信息，并根据指令将删除了同步位信息后的有效数据以及附加信息数据输出到与串并数据处理模块101连接的fifo时钟缓冲模块102中；fifo时钟缓冲模块102配置为对数据进行缓冲处理，存储有效数据以及附加信息数据，并对附加信息数据进行分离、注册、重整。其中，有效数据指数据传输中所欲传输的实际信息，通常也被称作实际数据或者数据体，附加信息数据指辅助有效数据进行传输的数据，下文中有具体说明，再此不再过多赘述。由于对每个数据输入通道内的数据进行的数据处理的过程均是相同的，下面以其中一个数据输入通道内的数据的处理过程进行说明。在本发明提供的一实施方式中，为便于理解，以每个数据输入通道传输12g-sdi视音频信号的具体的实施例来进行说明，sdi(serialdigitalinterface)为数字分量串行接口，串行接口是把数据字的各个比特以及相应的数据通过单一通道顺序传送的接口，12g-sdi视音频信号的数据传输速率为12gb/s。在数据串并处理装置对多个数据输入通道内的12g-sdi视音频信号进行处理时，以数据输入通道是4个为例，若4个数据输入通道的每个数据输入通道均输入12g-sdi的视音频信号，由于每个12g-sdi的信号的输入通道都对应设有一个串并数据处理模块101以及一个与串并数据处理模块101连接的fifo时钟缓冲模块102。相比于之前的4通道的12g-sdi的视音频数据全部输入到一个串并数据处理模块中进行处理，本发明中的串并数据处理模块101只处理一个通道的12g-sdi的视音频数据，降低了串并数据处理模块101在同一时间所需要处理的数据量，因而不会发生因数据量过大而数据无法通过或无法正常通过的问题，保证了4通道的12g-sdi信号在同时输入时的数据稳定性；在将数据由串行转换为并行后，还通过fifo时钟缓冲模块102进行缓冲处理，解复用分离输入的数据包(在数据输入通道中，数据是以数据包的形式进行传输)分离后为多个有效数据包以及单独的附加信息数据包，剔除原有的输入数据中的无效信息和原有时钟等信息，替换插入稳定的本地发生时钟信息，重新定义数据包读写状态，根据各个有效数据包的标志位定义，再发送去后级的数据处理模块，有效解决了输入的数据的频率、时钟、抖动不稳定的问题，进一步保证数据的传输质量。可以理解的是，本发明的数据串并转换装置100还能够处理其他信号，包括纯数据信号、高频波形振荡信号、微波负载传输信号等，视音频信号仅是为了便于理解本发明而提出的一种示例，并不能看成是对本发明的保护范围的限制。在多通道的数据传输过程中，每个通道需要处理的数据量过大时，都可以采用本发明提供的数据串并转换装置，使每个通道均对应设置串并数据处理模块、fifo时钟缓冲模块，以此来保证输入数据的稳定，提高数据传输质量。当然，在数据量不大时，如每个通道传输3g-sdi的输入信号时，本发明提供的数据串并转换装置同样适用，并且应用本发明提供的数据串并转换装置能够更加快速的对数据进行传输，提高数据传输效率。具体的，本发明的数据处理方法在下文中有详细描述。在又一实施例中，fifo时钟缓冲模块102包括多个数据缓冲空间1021，假设数据缓冲空间1021的个数与串并数据处理模块101输出的多路并行数据的路数相等，即如果串并数据处理模块101将12g-sdi视音频信号转换为4路并行数据，则数据缓冲空间1021的个数也为4个。多个数据缓冲空间1021配置为按照预先定义的指令同时进行独立的数据缓冲处理，互不干扰，当前级串并数据处理模块101将串行数据转换为并行数据后，fifo时钟缓冲模块102根据指令进行读取、写入操作，具体的，会根据各数据缓冲空间1021的状态发出不同的指令，将各路并行数据分别写入到不同的空的数据缓冲空间1021中或者等待写入到数据缓冲空间1021，各个数据缓冲空间1021能够同时、独立的进行数据缓冲处理，提高数据缓冲的速度。下面为便于理解，以本实施例中的数据缓冲空间1021的个数为4个为例，以12g-sdi视音频信号为例，12g-sdi视音频信号数据经过串并数据处理模块101转换为4通道的3g-sdi并行数据写入到fifo时钟缓冲模块102中，具体的，根据各数据缓冲空间1021的状态将各路并行数据分别写入到各数据缓冲空间1021中去。各数据缓冲空间1021的状态包括空、满、将空、将满等状态。数据缓冲空间1021的状态为空时，表示当前数据缓冲空间1021只能进行写入动作，不能进行读出动作，若进行读出动作会产生向下溢出，无效的数据将被读出，数据缓冲空间1021的状态为满时，表示当前数据缓冲空间1021只能进行读出动作，不能进行写入动作，若进行写入动作会产生向上溢出；数据缓冲空间1021的状态为其他如将空、将满时，表示当前数据缓冲空间1021可以进行写入动作，也可以进行读出动作。数据缓冲空间1021依据不同的状态会发出不同的指令控制将前级串并数据处理模块101输出的并行数据写入。应当注意的是多个数据缓冲空间1021与多路并行数据并非一一对应的关系，具体的为便于理解，下面进行举例说明，对多路并行数据进行编号为1、2、3、4，同样的对数据缓冲空间1021进行编号a、b、c、d。假设a、b、c、d这4个数据缓冲空间1021中a处于空状态,其余三个数据缓冲空间1021均处于满状态，那么这4路并行数据中根据堆栈先到的顺序，排在最先的一路并行数据会写入到a这个数据缓冲空间1021，直至a的状态由空变为满，其余3路并行数据则需等待各数据缓冲空间1021状态为满以外的其他状态时再根据堆栈顺序写入；若在a、b、c、d这4个数据缓冲空间1021中，a、b的状态为空，则4路并行数据根据堆栈先到的顺序分别发送写入到a、b数据缓冲空间1021，串并数据处理模块101发送的数据有先后序列区分(串并数据处理模块101发送数据的先后序列控制在220个视频扫描像素、或250clocks个时钟单位、或1us以内)，通常a、b、c、d这4个数据缓冲空间1021的状态不是在同时为空、或为满，但当其中有任意的2个或多个数据缓冲空间1021的状态同时为空或为满时，则根据串并数据处理模块101发送数据的序列依次写入数据缓冲空间1021，本实施例中，通过将时钟缓冲模块设置为包括多个数据缓冲空间1021，多个数据缓冲空间1021可同时进行数据的读取、处理、输出，提高fifo时钟缓冲模块102处理速度，即使需要处理的数据量较大，也能够在较短的时间内完成，提高数据串并转换装置的工作效率。在又一实施例中，如图2所示，数据缓冲空间1021包括数据状态注册寄存器10211以及本地时钟发生器10212，数据状态注册寄存器10211配置为将串并数据处理模块101输出的数据进行读取、写入，其中写入的数据包括有效数据，记为ism(n)_set_pkttoobig；附加信息数据，记为pkt_rdy_slot(n)；以及视频格式、帧率、与视频帧率相应的原有的时钟信息，记为ff_af。数据状态注册寄存器10211对写入的有效数据、附加信息数据、视频格式、帧率、与视频帧率相应的原有的时钟信息进行临时存储，对写入的附加信息数据进行分离、注册；本地时钟发生器10212用于生成本地时钟信息，本地时钟信息为稳定的270mhz的数据参考时钟，是将所有的有效数据包以本地参考时钟在全部各个数据处理环节做稳定的数据收、发、读、写和相关处理，数据状态注册寄存器10211与本地时钟发生器10212进行双向通信，数据状态注册寄存器10211在对读取的附加信息数据进行分离、注册的同时会读取本地时钟发生器10212中实时生成的本地时钟信息，将本地时钟信息加入到附加信息数据中，在数据状态注册寄存器10211中对附加信息数据包进行分离、注册并将所有的有效数据包加入本地时钟信息后，数据状态注册寄存器10211会将有效数据、附加信息数据传输给本地时钟发生器10212，本地时钟发生器10212会实时生成本地时钟信息并对所有的有效数据包中的时钟信息进行更新，以解决源输入信号数据本身的时钟偏差造成的数据在传输过程中的时钟不稳定的现象，保证数据的稳定传输。在每个数据缓冲空间1021中的数据处理过程均是相同的，后文有详细的介绍，在此不再过多赘述。如图3所示，本发明还提供一种基于数据串并转换装置的数据处理方法，依然以12g-sdi视音频信号为例进行说明，由于每个数据输入通道的数据处理方法均是相同的，在此仅以其中一个数据输入通道中的数据处理方法进行详细的介绍，方便理解。其中，在一个数据输入通道中的串并数据处理模块的处理方法包括以下步骤：s301:进行数据匹配和检测，检测出数据格式和传输速率；具体的，对于12g-sdi视音频信号来说，首先对输入通道的信号进行检测数据格式和传输速率，即检测12g-sdi视音频信号的视频格式、帧率、音频格式以及传输速率，检测判定视频格式、帧率、音频格式、传输速率这些相关信息需要先保存下来，在各个数据发、送、读、写等处理环节这些相关信息是必要的附加信息，不能改变。就算视频数据进行重整、音频数据进行重采样处理后也需要在最后的输出模块再次添加回原有的视音频格式、帧率、传输速率等信息。s302:进行数据解扰；具体的，由于串行数字信号的数据率很高在传送前必须进行处理，对原始数据流进行传输扰频，并以nrzi编码确保在接收端可靠的恢复原始数据，因此在数据串并转换装置接收到信号之后需要对信号进行解扰、以及进行nrzi非归零解码以恢复原始数据。s303:对数据进行并行转换，将串行数据转换为多路并行数据；具体的，可以基于一条数据总线将串行输入的数据进行并行转换，将一条数据总线分离为多条子数据总线，每条子数据总线分别同时处理部分数据。例如，在本实施例中，是基于一条80bits的数据总线将串行输入的12gbps数据进行并行转换，将一条80bits数据总线分离为4条20bits的子数据总线，每条子数据总线分别同时处理3gbps的数据，当然，也可以按照需要将一条数据总线分离为3条、5条等的子数据总线，本发明对此并无限制。s304:对每个子数据总线传输的数据进行解复用；由于在多个子数据总线上进行的数据处理是相同的，以其中一个子数据总线上进行的数据处理过程为例，具体的，解复用为：提取出有效数据和附加信息数据；其中有效数据指视频数据、音频数据，附加信息数据指行信息、校验位、接口类型、采样结构、组件、比特深度、图像更新率、视频消隐信息、视频辅助数据、视频格式信息、音频通道和音频格式信息等信息。可以理解的，数据在传输过程中是以数据包的形式传输，该步骤将单包传输的数据变为多包传输的数据进行并行传输，即将单包数据分为多个有效数据包和单独的附加信息数据包同时向后传输。附加信息数据包将通过各模块一直被发送至最后数据输出级，再次被附加在有效的视频和音频数据包上，做最后信号发送输出。s305:移除有效数据以及附加信息数据中的同步位信息数据；同步位信息包括时钟信息，由于fifo时钟缓冲模块102中会生成新的时钟信息，因此在串并数据处理模块101中的有效数据包以及附加信息数据包中的同步位是多余的，将有效数据包以及附加信息数据包中的同步位信息数据移除，减少无效数据的处理，提高处理效率。s306：检测数据格式，生成数据格式信息；这里的数据格式包括数据重组后的结构格式，经过上述步骤s301-s305的数据处理，数据的结构格式会发生变化，因此需要在输出之前对数据格式再次进行检测，单独提取格式信息并释放至后级fifo时钟缓冲模块102做数据时钟重整处理后的附加信息数据包将通过各模块一直被发送至最后数据输出级，再次被附加在有效数据包上，做最后信号发送输出。s307：数据复用。将多条子数据处理总线，复用为一条数据总线，在一条数据总线上并行传输数据。具体的，在本实施例中，将4个20bits子数据处理总线，复用为80bits的并行数据处理总线，将串并数据处理模块101处理后的4路并行数据通过80bits的数据处理总线并行传输发送给fifo时钟缓冲模块102，由fifo时钟缓冲模块102进行后续的数据处理。经过上述过程，串并数据处理模块101将12gbps的串行数据转换为4路3gbps的并行数据输出到fifo时钟缓冲模块102。应当注意的是，经过串并数据处理模块101处理后的数据为分离、去除了原有信号同步位信息的有效数据和附加信息数据。通过上述方法，串并数据处理模块101将12gbps的数据转换为多路并行的3gbps的数据，并通过解复用步骤，将传输的数据包分离为多个有效数据包以及单独的附加信息数据包，附加信息数据包中包含了所有的附加信息数据，将有效数据包以及附加信息数据包中的同步位信息分离出去，去除无效信息和无效数据，进一步提高数据传输效率，减少不必要的数据传输。fifo时钟缓冲模块102按照预先定义好的指令进行数据的处理，具体的，fifo时钟缓冲模块102包含多个数据缓冲空间1021，因为数据缓冲空间的个数与每个通道内传输的并行数据的路数相等，因此在本实施例中，数据缓冲空间1021为4个，每个数据缓冲空间1021中的数据处理过程均相同，下面以其中一个数据缓冲空间1021为例进行说明，在数据传输过程中各数据均是以数据包的形式进行传输的，如图4所示，数据缓冲空间1021的数据处理方法包括以下步骤：s401:根据数据缓冲空间的状态读取串并数据处理模块输出的数据。具体的，当数据缓冲空间1021状态为满以外的状态时即可从串并数据处理模块101读取数据，满以外的状态包括空、将满、将空等状态，即数据缓冲空间1021从串并数据处理模块101读取数据之前需判断数据缓冲空间1021的状态，当数据缓冲空间1021状态不为满时，进行数据读取操作，直至数据缓冲空间1021状态变为满，则停止数据读取操作；数据缓冲空间1021处理数据完毕，并将数据发送到下级处理模块，则数据缓冲空间1021状态变为满以外的其他状态，重复数据读取操作。数据缓冲空间1021包括数据状态注册寄存器10211以及本地时钟发生器10212，具体的是由数据状态注册寄存器10211读取串并数据处理模块中处理后有效数据包、附加信息数据包等信息。上述过程为一个数据缓冲空间内具体的数据读取、写入过程，多个数据缓冲空间同时根据各自的状态进行数据的读取、写入过程在上文中有详细介绍，在此不再过多赘述。s402:数据状态注册寄存器将附加信息数据包携带的信息进行分离、注册；具体的，附加信息数据包中携带的信息包括接口类型、采样结构、组件、比特深度和图像更新率、视频消隐信息、视频辅助数据、视频格式信息、音频通道和音频格式信息等数据信息，将上述各个信息在数据状态注册寄存器10211中根据预先定义的指令分别进行注册保留。对各信息进行注册的过程即是为各信息增加了标志位，通过标志位将各信息与有效数据对应起来，便于后续对视音频信号进行还原处理时能够将视音频信号准确还原。s403:数据状态注册寄存器读取本地时钟发生器生成的本地时钟信息，并将本地时钟信息增加到有效数据包中；具体的，上文提到，数据状态注册寄存器10211与本地时钟发生器10212为双向通信连接，即数据状态注册寄存器10211能够向本地时钟发生器10212传输数据，本地时钟发生器10212也能够向数据状态注册寄存器10211传输数据。因此数据状态注册寄存器10211能够读取本地时钟发生器10212生成的时钟信息。在对附加信息数据包中的数据进行分离注册的同时，在所有的有效数据包中增加本地时钟信息，本地时钟信息为稳定的270mhz的数据参考时钟，是将所有的有效数据包以本地参考时钟在全部各个数据处理环节做稳定的数据收、发、读、写和相关处理，从而在每一个视音频有效数据的收、发、读、写处理模块都可以有稳定的参考时钟，防止由于系统信号经过多节点的信号传输后造成的原有自带时钟偏移或误差累加，而造成的视频抽帧、音频爆音等问题。s404:本地时钟发生器读取数据状态注册寄存器中的有效数据包以及附加信息数据包，并生成本地时钟信息，将本地时钟信息增加到有效数据包中；具体的，本地时钟发生器10212对有效数据包及附加信息数据包进行重整，增加时钟信息、传送目标、传送长度大小等数据信息，本地时钟发生器10212为270mhz的本地时钟发生器，能够产生稳定、精准的本地时钟信息，这里将本地时钟信息再次加入到有效数据包中的含义是对有效数据包中的时钟信息进行更新，进一步的保证了数据时钟的稳定。s405:本地时钟发生器根据后级处理模块的状态选择数据传输目标。具体的，根据后级处理模块的状态，有两种数据传输目标可以选择：(1)直接发送数据到后级处理模块处理器中进行处理；(2)将数据暂存在后级处理模块的fifo存储器中。当后级处理模块为满以外的状态时，直接发送数据到后级处理模块处理器中，当后级处理模块状态为满时，将数据临时存储在后级处理模块的fifo存储器中，等待后级处理模块状态变为空时，再将数据发送到后级处理模块处理器中进行处理。fifo(first-in-first-out)先进先出存储器，用来临时存储数据，起到数据缓冲的效果。通过上述方法，fifo时钟缓冲模块102将有效数据及附加信息数据进行重整，并增加了本地稳定的时钟信息，防止输入信号本身的时钟偏差。(输入源信号本身就存在一定的时钟偏差，再是经过了多节点的传输处理，更会出现累加放大的错误时钟信息)。视频sdi数据处理中所遵循的smpte国际标准为：(1)smptest2082；(2)smptest2081；(3)smptest2048；(4)smptest2036；(5)smptest424；(6)smptest292；(7)smptest259。上述数据缓冲空间1021中的数据状态注册寄存器10211读取串并数据处理模块101中的有效数据、附加信息数据以及视频帧率和时钟信息等活动；分离、注册附加信息数据包中的信息、读取本地时钟信息等均按照预先定义的指令进行。具体的，各种指令可以参照下表：(1)数据传送的指令bitsdef指令示意22:16数据补偿每个数据包的各种标志信息13:0数据长度标示每个数据包传送的数据长度(2)读取和注册的指令示意(3)数据输出的指令(4)上报数据信息的指令为了便于理解，如图5所示，本发明提供了数据串并转换装置中一个数据输入通道的数据处理的电路原理图，其中，采用sdi信号从引脚sdi_io+处输入，引脚vdd_cdr、vdd_ldo用于发送/接收解复用分离数据，引脚out0+、out0-、_out-、_out+为高速接口，用于将数据发送给下级处理模块，引脚clock与本地时钟发生电路连接，接入外部稳定的时钟信号，各个引脚所连接的外围电路在图5中已具体给出，再此不再过多说明。在本发明还提供一种延时器，如图6所示，延时器600中包括上述数据串并转换装置100，以及与数据串并转换装置连接的数据量化处理装置、与数据量化处理装置连接的延时处理装置、与延时处理装置连接的合成输出装置。由于该数据串并转换装置能够支持4通道的12g-sdi信号同时输入，因此解决了当4个通道同时输入并且每个通道的数据量过大时信号数据无法通过的问题，并且在数据串并转换装置中每个串并转换处理模块均对应有fifo时钟缓冲模块，解决了数据的频率、时钟、抖动不稳定的问题。进一步的，在时钟缓冲模块中增加本地时钟，在数据中增加本地稳定的时钟信息，防止输入信号本身的时钟偏差(输入信号本身就存在一定的时钟偏差，再经过多节点的传输处理，更会出现累加放大的错误时钟信息)。在延时器中使用上述的数据串并转换装置，保证在延时器的数据输入阶段的数据传输的稳定性，保证了数据传输的质量。进一步的，延时器600中使用上述数据串并转换装置的同时，也应用上述数据处理方法进行数据的处理，由于上文中有详细的介绍，在此不再过多叙述。本发明还提供一种信号转换处理器，信号转换处理器中包括上述的数据串并转换装置，并且该数据串并转换装置应用上述的数据处理方法。由于上文有详细的介绍，在此不再过多叙述。为了便于理解，本发明中的各实施例均以12g-sdi是音频信号进行举例说明，但应当注意，这并不能看成是对本发明的限制，本发明还可以适用其他大数据量的信号的传输、处理。本发明说明书中使用的术语和措辞仅仅为了举例说明，并不意味构成限定。本领域技术人员应当理解，在不脱离所公开的实施方式的基本原理的前提下，对上述实施方式中的各细节可进行各种变化。因此，本发明的范围只由权利要求确定，在权利要求中，除非另有说明，所有的术语应按最宽泛合理的意思进行理解。当前第1页12