1.一种用于深度学习加速的集成电路，其特征在于，包括：
板载存储器；
应用处理器；
数字信号处理器集群；
可配置的加速器框架；以及
至少一个通信总线架构，将所述应用处理器、所述数字信号处理器集群和所述可配置的加速器框架通信地耦合到所述板载存储器，其中所述可配置的加速器框架包括：
可重配置的流交换器；以及
数据体雕刻单元，所述数据体雕刻单元具有耦合到所述可重配置的流交换器的至少一个输入和耦合到所述可重配置的流交换器的输出，所述数据体雕刻单元具有计数器、比较器和控制器，所述数据体雕刻单元被布置为：
经由所述至少一个输入接收特征图数据的流，所述特征图数据的流形成三维特征图，所述三维特征图被形成为多个二维数据平面；
标识所述三维特征图内的三维体，所述三维体在尺寸上小于所述三维特征图；
从所述三维特征图隔离在所述三维体内的数据，以用于在深度学习算法中进行处理；以及
经由所述输出提供隔离的数据。
2.根据权利要求1所述的集成电路，其特征在于，所述数据体雕刻单元还被布置为：
经由所述至少一个输入接收限定第一二维数据平面中的感兴趣区域的输入信息，所述输入信息包括所述感兴趣区域的至少一个第一坐标和足以形成所述第一二维数据平面中的封闭二维体的另外信息；
加载并且按顺序排好所述计数器，使得所述第一二维数据平面中的每个数据以选择的顺序被分析；以及
使用所述比较器确定被分析的每个数据是否在所述封闭二维体内，其中提供所述隔离的数据输出包括提供被确定为在所述封闭二维体内的每个数据。
3.根据权利要求1所述的集成电路，其特征在于，所述数据体雕刻单元还被布置为：
经由所述至少一个输入接收限定第一二维数据平面中的感兴趣区域的输入信息，所述输入信息包括所述感兴趣区域的至少一个第一坐标和足以形成所述第一二维数据平面中的封闭二维体的另外信息；
加载并且按顺序排好所述计数器，使得所述第一二维数据平面中的每个数据以选择的顺序被分析；
使用所述比较器确定被分析的每个数据是否在所述封闭二维体内；以及
生成包括被确定为在所述封闭二维体内的每个数据的有序数据结构。
4.根据权利要求3所述的集成电路，其特征在于，所述数据体雕刻单元还被布置为：
将在所述三维特征图的多个封闭二维体内的数据包括在所述有序数据结构中，其中所述多个二维数据平面中的每个二维数据平面具有相应的封闭二维体，并且其中每个相应的封闭二维体与在相邻二维数据平面中被限定的至少一个其他封闭二维体相关联。
5.根据权利要求3所述的集成电路，其特征在于，所述多个二维数据平面中的每个二维数据平面具有限定于其中的多个封闭二维体。
6.根据权利要求5所述的集成电路，其特征在于，在所选择的二维数据平面上的所述多个封闭二维体中的个体封闭二维体是非重叠的。
7.根据权利要求1所述的集成电路，其中所述集成电路被形成为片上系统。