读取方法、三维存储器及存储器系统与流程

读取方法、三维存储器及存储器系统
1.相关申请的交叉引用
2.本发明基于申请号为202011531516.0、申请日为2020年12月22日的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此以引入方式并入本技术。
技术领域
3.本发明涉及存储器技术领域，尤其涉及一种三维存储器的读取方法、三维存储器及存储器系统。


背景技术：

4.随着技术的发展，半导体工业不断寻求新的方式生产，以使得存储器装置中的每一存储器裸片具有更多数目的存储器单元。在非易失性存储器中，例如nand存储器，增加存储器密度的一种方式是通过使用垂直存储器阵列，即3d nand(三维nand)存储器；随着集成度的越来越高，3d nand存储器已经从32层发展到64层，甚至更高的层数。
5.随着市场对存储密度的要求不断提高，业界正在开发具有更多编程态的编程方法，以使每个物理存储单元(cell)可以代表更多位(bit)信息。但是，更多的编程态的实现，对单个存储单元的形成工艺以及多个存储单元之间的分布均匀性具有更高的要求。因此，如何增大存储单元的存储密度，改善三维存储器的性能，是当前亟待解决的技术问题。
6.在企业级的三维存储器(例如3d nand)中，通常采用低密度奇偶校验码(ldpc,low-density-parity-check)来进行纠错。图1是一种ldpc纠错的流程图。参考图1所示，这些纠错码不可避免地会导致额外的读取时间延迟以及整体存储性能的下降，尤其是软判决解码(soft-decoding)。因此，降低故障位计数(fbc,fail bit count)显得尤为重要。
7.暂态读取错误(ter,temporary read errors)是一种对3d nand可靠性的新威胁，它是指在3d nand flash(闪存)编程/读取结束之后历经了一段空闲时间，对其进行第一次读取时会出现大量的暂态读取错误，即fbc会很高，而在后续的第二次读取结果和第三次读取结果中fbc会表现出一个平稳值。图2a和图2b分别是编程结束至第一次读取时没有空闲时间的多次读取的fbc以及编程结束至第一次读取时存在空闲时间的多次读取的fbc的示意图。其中，图2a为没有经历空闲时间的三次读取时的fbc，图2b为经历了24小时空闲时间后的五次读取时的fbc。参考图2a和图2b所示，首次读取现象(fri,first read issue)与读取之前的空闲时间呈现强相关，当编程结束没有空闲时间直接读取时，fri不会出现。当编程结束之后等待24小时再进行读取时fri出现，且所读取的第一层字线(wl,word line)最为严重。图3是一种现有的暂态读取错误(ter)的示意图(引用自c.zambelli,r.micheloni,s.scommegna and p.olivo,"first evidence of temporary read errors in tlc 3d-nand flash memories exiting from an idle state")。参考图3所示，首次读取现象(图3中的w/ter)会大大增加触发ldpc中软判决解码的概率，造成存储器整体性能的下降。


技术实现要素：

8.本发明实施例提供一种三维存储器的读取方法、三维存储器及存储器系统，至少可以降低第一次读取操作时的故障位计数。
9.一方面，本发明实施例提供一种三维存储器的读取方法，所述三维存储器包括一个或多个存储页，以及分别与所述一个或多个存储页耦合的一个或多个字线；每个存储页包含一个或多个存储单元，所述读取方法包括：
10.在对选定字线的存储单元执行读取操作时，判断所述读取操作是否为第一次读取操作；
11.当所述读取操作为第一次读取操作时，对所述选定字线施加读取电压之前，向所述选定字线施加第一脉冲电压。
12.另一方面，本发明实施例提供一种三维存储器，包括：
13.存储器阵列，所述存储器阵列包括一个或多个存储页；每个所述存储页包含一个或多个存储单元；
14.分别与所述一个或多个存储页耦合的一个或多个字线；
15.以及耦合在所述多个字线上且用于控制所述存储器阵列的外围电路；其中，
16.所述外围电路被配置为：在对选定字线的存储单元执行读取操作时，判断所述读取操作是否为第一次读取操作；
17.当所述读取操作为第一次读取操作时，对所述选定字线施加读取电压之前，向所述选定字线施加第一脉冲电压。
18.又一方面，本发明实施例还提供一种存储器系统，包括三维存储器，其中，所述三维存储器包括：
19.存储器阵列，所述存储器阵列包括一个或多个存储页；每个存储页包含一个或多个存储单元；
20.分别与所述一个或多个存储页耦合的一个或多个字线；
21.以及耦合在所述一个或多个字线上且用于控制所述存储器阵列的外围电路；其中，所述外围电路被配置为：在对选定字线的存储单元执行读取操作时，判断所述读取操作是否为第一次读取操作；当所述读取操作为第一次读取操作时，对所述选定字线施加读取电压之前，向所述选定字线施加第一脉冲电压；
22.以及耦合到所述三维存储器并且被配置为控制所述三维存储器的存储器控制器。
附图说明
23.在为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
24.图1是一种ldpc纠错的流程图；
25.图2a和图2b分别是编程结束至第一次读取时没有空闲时间的多次读取的fbc以及编程结束至第一次读取时存在空闲时间的多次读取的fbc的示意图；
26.图3是一种现有的暂态读取错误(ter)的示意图；
27.图4至图5是第一次读取时不同编程态暂态读取错误的示意图；
28.图6是一种三维存储器的tlc编程模式时的读取方法的示意图；
29.图7是第一次读取时暂态读取错误的物理机制的示意图；
30.图8是本发明一实施例的一种三维存储器的读取方法的流程图；
31.图9是本发明一实施例的一种三维存储器的读取方法的示意图；
32.图10是一种三维存储器的读取方法的故障位计数的示意图；
33.图11是根据本发明实施例提供的一些方面的包括外围电路的示例性的三维存储器100的电路示意图；
34.图12是根据本发明的一些方面的包括nand存储器串1108的示例性存储器阵列1101的截面的侧视图；
35.图13是根据本发明的一些方面的包括存储器阵列和外围电路的示例性存储器的块图；
36.图14为本发明实施例提供的存储器系统的结构示意图；
37.图15是根据本发明的一些方面的具有三维存储器100的示例性数据系统300的块图；
38.图16(a)是根据本发明的一些方面的具有三维存储器100的示例性存储器卡的示图；
39.图16(b)是根据本发明的一些方面的具有三维存储器100的示例性固态驱动器(ssd)的示图。
具体实施方式
40.为了更清楚地说明本技术的实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单的介绍。显而易见地，下面描述中的附图仅仅是本技术的一些示例或实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图将本技术应用于其他类似情景。除非从语言环境中显而易见或另做说明，图中相同标号代表相同结构或操作。
41.在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
42.如本技术和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
43.除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本技术的范围。同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
44.在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
45.在本技术的描述中，需要理解的是，方位词如“前、后、上、下、左、右”、“横向、竖向、垂直、水平”和“顶、底”等所指示的方位或位置关系通常是基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，在未作相反说明的情况下，这些方位词并不指示和暗示所指的装置或元件必须具有特定的方位或者以特定的方位构造和操作，因此不能理解为对本技术保护范围的限制；方位词“内、外”是指相对于各部件本身的轮廓的内外。
46.为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
47.在本技术的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
48.应当理解，当一个部件被称为“在另一个部件上”、“连接到另一个部件”、“耦合于另一个部件”或“接触另一个部件”时，它可以直接在该另一个部件之上、连接于或耦合于、或接触该另一个部件，或者可以存在插入部件。相比之下，当一个部件被称为“直接在另一个部件上”、“直接连接于”、“直接耦合于”或“直接接触”另一个部件时，不存在插入部件。
49.此外，需要说明的是，使用“第一”、“第二”等词语来限定零部件，仅仅是为了便于对相应零部件进行区别，如没有另行声明，上述词语并没有特殊含义，因此不能理解为对本技术保护范围的限制。此外，尽管本技术中所使用的术语是从公知公用的术语中选择的，但是本技术说明书中所提及的一些术语可能是申请人按他或她的判断来选择的，其详细含义在本文的描述的相关部分中说明。此外，要求不仅仅通过所使用的实际术语，而是还要通过每个术语所蕴含的意义来理解本技术。
50.三维存储器在编程/验证/读取等操作结束经历一段空闲的时间后的第一次读取时会出现非常多的暂态读取错误，即第一次读取时暂态读取错误，该读取错误会在间隔时间不长的第二次读取/第三次读取时消失。第一次读取时的故障位计数可能达到第二次读取时的故障位计数的数倍之高。这一现象严重影响了三维存储器的可靠性，因为即使有低密度奇偶校验码(ldpc,low density parity check)等方法来解决故障位计数过高的问题，但是会大大增加功耗，影响整体器件的服务质量(qos,quality of service)。
51.图4至图5是在三维存储器的tlc编程模式时第一次读取不同逻辑页时暂态读取错误的示意图。图6是一种三维存储器的tlc编程模式下对某一存储页执行一次读取操作对耦合在所述某一存储页的选定字线施加读取电压的顺序示意图。需要说明的是，图6所示的施加读取电压的顺序示意图，其对应一种格雷码编码，采用该格雷码编码时，对于三维存储器
tlc编程模式下，8种数据状态分别映射的二进制码依次为：(111)对应擦除态；(110)对应第一编程态；(100)对应第二编程态；(000)对应第三编程态；(010)对应第四编程态；(011)对应第五编程态；(001)对应第六编程态；(101)对应第七编程态。3个比特的二进制码可以命名为从左到右最高有效位(msb)、中间有效位(csb)以及最低有效位(lsb)，比如，第五编程态对应的二进制(011)，其msb为“0”、csb“1”、lsb为“1”。在一些实施例中，对于存储器的读取，以存储页为单位进行读取，而对于tlc编程模式下，每存储页具有逻辑低页(lower page)、逻辑中页(middle page)以及逻辑高页(upper page)，如表1所示。也就是，在对tlc编程模式下的每个存储页进行读取时，需要读取三个逻辑页，其读取顺序可以为读取逻辑低页、读取逻辑中页以及读取逻辑高页。按照这样的读取顺序，其对耦合在某一存储页的选定字线施加读取电压的顺序可以如图6所示，先通过读取p1和p5读取逻辑低页，需要向选定字线施加读取p1的第一读取电压和施加读取p5的第五读取电压；再通过读取p2、p4和p6读取逻辑中页，需要向选定字线施加读取p2的第二读取电压、读取p4的第四读取电压以及读取p6的第六读取电压；最后，通过读取p3和p7读取逻辑高页，需要向选定字线施加读取p3的第三读取电压和施加读取p7的第七读取电压。
52.应该理解的是，在实际应用过程中，还可以采用其他形式的编码方式对存储器进行编程，不同的编码方式对应的读取顺序也可能是不一样的，也就是说，图6所示的读取顺序，仅是一种示例。
53.表1
[0054] erp1p2p3p4p5p6p7逻辑低页10000111逻辑中页11001100逻辑高页11100010
[0055]
参考图4至图6所示，在图6所示的存储编码方式，第一次读取时暂态读取错误在对于三维存储器tlc编程模式的逻辑低页读取时表现的尤为严重，其中尤其是第五编程态(p5)态最为严重。原因是相较于读取其他编程态，读取p5态前一个读取操作是读取第一编程态(p1)，读取p1时，被选定的字线的控制栅上会被施加一个负电压，该负电压使更多晶界陷阱(gbts,grain boundary traps)释放电子，带来更大的故障位计数以及更严重的第一次读取时暂态读取错误。
[0056]
图7是第一次读取时暂态读取错误的物理机制的示意图。参考图7所示，在存储单元编程刚结束时，由于所加的栅压较高，准费米能级靠近导带，费米能级处陷阱被占据的概率为50％。根据费米狄拉克函数，在费米能级以下，越靠近价带，陷阱被占据的概率越大。在t0时刻，多晶硅沟道内大部分的陷阱处于填充状态。在t0至t1的空闲时间，栅极电压变为浮置，最终降至0v，此时准费米能级下移，多晶硅内陷阱释放电子成为空陷阱。因此，在第一次读取刚开始时的t1时刻，面临着大量空陷阱，此时进行读取的阈值电压会偏小，造成大量的故障位计数。在历经了第一次读取之后，陷阱重新被填充，此时多晶硅内的陷阱的填充状态更接近于刚编程结束时的状态，这时进行读取时的故障位计数恢复到正常水平，和第一次读取时的故障位计数有较大差别。另外，如果选定字线的控制栅上加负电压，此时费米能级会更加远离导带，则会加剧陷阱向外释放电子，这会加剧第一次读取时暂态读取错误。有鉴于此，一种优化的三维存储器的读取方法显得尤为重要。
[0057]
针对以上技术问题，本发明以下实施例提出一种三维存储器的读取方法以及三维存储器，以至少可以降低第一次读取操作时的故障位计数。
[0058]
图8是本发明一实施例的一种三维存储器的读取方法的流程图。图9是本发明一实施例的一种三维存储器的读取方法的示意图。下面结合图8和图9对该读取方法进行说明。可以理解的是，下面所进行的描述仅仅示例性的，本领域技术人员可以在不脱离本发明的精神的情况下，进行各种变化。
[0059]
参考图8所示，本发明的一种三维存储器包括一个或多个存储页，以及分别与所述一个或多个存储页耦合的一个或多个字线，每个存储页包含一个或多个存储单元，在此基础上，所述读取方法包括：
[0060]
在对选定字线的存储单元执行读取操作时，判断所述读取操作是否为第一次读取操作；
[0061]
当所述读取操作为第一次读取操作时，对所述选定字线施加读取电压之前，向所述选定字线施加第一脉冲电压。
[0062]
这里，选定字线为期望被读取的存储页所耦合(或者说，连接)的字线。
[0063]
需要说明的是，该读取方法适用于任何类型的存储单元，换句话说，存储页中的存储单元可以slc、mlc、tlc、qlc任一种。在对选定字线的存储单元执行读取操作时，判断所述读取操作是否为第一次读取操作；当所述读取操作为第一次读取操作时，对所述选定字线施加读取电压之前，向所述选定字线施加第一脉冲电压。在一些实施例中，所述第一脉冲电压为正电压，以此在对三维存储器执行第一次读取操作前，将选定字线耦合的存储页中的存储单元因长期空闲存储单元的陷阱向外释放的电子，重新被填充到陷阱中，从而有效的改善第一次读取时的暂态读取错误。
[0064]
在一些实施例中，所述判断所述读取操作是否为第一次读取操作，可以包括：
[0065]
确定前一次对所述三维存储器执行第一操作到对所述三维存储器执行所述读取操作之间的空闲时间；所述第一操作与所述读取操作相同或不同；
[0066]
基于所述空闲时间判断所述读取操作是否为第一次读取操作。
[0067]
在一些实施例中，所述第一操作可以包括以下之一：编程或验证或读取。也可以是其他对三维存储器的操作，比如，对所述三维存储器执行的第一操作为上电操作，也就是，所述三维存储器在执行所述读取操作之前的第一操作是上电操作，也就是说，三维存储器上电后空闲一段时间才开始进行读取操作。
[0068]
在一些实施例中，所述基于所述空闲时间判断所述读取操作是否为第一次读取操作，可以包括：
[0069]
判断所述空闲时间是否大于或等于第一时间；
[0070]
在判定所述空闲时间大于或等于所述第一时间时，判定所述读取操作为第一读取操作；
[0071]
在判定所述空闲时间小于所述第一时间时，判定所述读取操作不是第一次读取操作。
[0072]
也就是，在本发明的一实施例中，上述读取方法还包括根据读取操作前三维存储器的空闲时间判断读取操作是否为第一次读取操作。
[0073]
示例性的，当空闲时间大于或等于第一时间时，可以判断该读取操作为第一次读
取操作。在判定所述空闲时间小于所述第一时间时，判定所述读取操作不是第一次读取操作。
[0074]
优选的，在本发明的一实施例中，该第一时间为12小时。例如，如果在读取操作前三维存储器的空闲时间大于或等于12小时，则判断该读取操作为第一次读取操作。
[0075]
在一些实施例中，所述判断所述读取操作是否为第一次读取操作，也可以包括：
[0076]
确定前一次对所述三维存储器执行第一操作时施加在所述选定字线的栅极电压；
[0077]
基于所述栅极电压判断所述读取操作是否为第一次读取操作。
[0078]
在一些实施例中，所述基于所述栅极电压判断所述读取操作是否为第一次读取操作，包括：
[0079]
判断所述栅极电压是否为负电压；
[0080]
在所述栅极电压为负电压时，判定所述读取操作为第一读取操作。
[0081]
这里，当前一次对所述三维存储器执行的第一操作，在所述选定字线上施加的栅极电压是负电压时，此次的读取操作也可被认为是第一次读取操作，因其也具有暂态读取错误的现象。在所述栅极电压不为负电压(比如为正电压)时，判定所述读取操作不是第一次读取操作，也即此次读取操作不认为是第一次读取操作。
[0082]
前述说明，本发明实施例提供的读取方法适用任何类型的存储单元，在一些实施例中，所述选定字线的存储单元为为三级单元tlc。也就是说，在本发明的一实施例中，三维存储器的编程模式为三级单元(tlc,trinary-level cell)。三级单元编程模式为3bit/cell，即每个存储单元管存储3比特数据。
[0083]
在一些实施例中，所述选定字线的存储单元包含不同的第一编程态p1、第二编程态p2、第三编程态p3、第四编程态p4、第五编程态p5、第六编程态p6以及第七编程态p7。
[0084]
需要说明的是，如前述描述，tlc类型的存储单元具有8中数据状态，一种擦除态和7中编程态，其可以分为逻辑高页、逻辑中页以及逻辑低页来存储3bit的数据。
[0085]
在一些实施例中，对于所述选定字线的存储单元按照表1所示的格雷码编码时，读取所述选定字线的存储单元，向所述选定字线施加读取电压脉冲的顺序可以如图6所示。此时，在一些实施例中，在通过向所述选定字线施加用于读取第一编程态的第一读取电压和向所述选定字线施加用于读取第五编程态的第五读取电压读取所述选定字线的存储单元的逻辑低页时，所述读取方法还包括：
[0086]
在向所述选定字线施加所述第一读取电压与向所述选定字线施加所述第五读取电压之间，向所述选定字线施加所述第一脉冲电压；
[0087]
其中，所述第一编程态和所述第五编程态为所述tlc中的两个编程态且所述第一编程态对应的阈值电压小于所述第五编程态对应的阈值电压。
[0088]
需要说明的是，当读取操作为第一次读取操作时，读取所述选定字线的存储单元中的所述逻辑低页时需要读第一编程态p1和第五编程态p5，也即需要先向耦合在所述选定字线的存储单元的选定字线施加读取p1的第一读取电压，由于在一些实施例中，在一些示例中，在读取第一编程态p1时，施加在三维存储器选定字线的控制栅极上的第一读取电压为负电压；在读取第五编程态p5时，施加在三维存储器选定字线的控制栅极上的第五读取电压为正电压，也即：用于读取p1的第一读取电压可能为负电压；用于读取p5的第五读取电压为正电压。基于图7中三维存储器空闲一段时间后，存储单元对应的阈值电压往小偏移，
再读p1时第一读取电压为负电压，导致读取存储单元p5之前，对应的阈值电压更低，导致读取p5时的故障位计数较多，因此，本发明实施例为了解决此问题，在此种情况下，读取所述选定字线的存储单元的逻辑低页时，在向所述选定字线施加所述第一读取电压与向所述选定字线施加所述第五读取电压之间，向所述选定字线施加所述第一脉冲电压，具体参考图9所示。
[0089]
在一些示例中，第一脉冲电压的大小可以为2-7v。第一脉冲电压的持续时间可以为5-15μs。
[0090]
优选的，所述第一脉冲电压大于对选定字线施加的所述读取电压。
[0091]
可选的，所述第一脉冲电压为2伏；所述读取电压为1.41伏。这里所述读取电压可以是前述的第五读取电压。
[0092]
应当理解，本领域技术人员可以根据实际需要对第一脉冲电压的大小以及持续时间做出相应的调整，本发明并非以此为限。
[0093]
在本发明的一实施例中，第一脉冲电压的大小大于编程态中最高态的读取电压。例如，在图9所示的一个示例中，第一脉冲电压的大小也可以大于编程态中最高的电压(第七编程态p7的第七读取电压)。
[0094]
在本发明的一实施例中，所述第一脉冲电压的持续时间小于用于读取所述选定字线的存储单元任一编程态所需读取电压的持续时间，也即，第一脉冲电压的持续时间小于任一编程态的持续时间。即，第一脉冲电压的持续时间小于读取第一编程态p1的第一读取电压、读取第五编程态p5的第五读取电压、读取第二编程态p2的第二读取电压、读取第四编程态p4的第四读取电压、读取第六编程态p6的第六读取电压、读取第三编程态p3的第三编程电压和读取第七编程态p7的第七读取电压中任一编程态的读取电压的持续时间。
[0095]
本发明实施例提供的在读取第一编程态p1和读取第五编程态p5之间施加第一脉冲电压后，使得历经前一个读取状态的第一编程态p1发生了释放电子的陷阱重新捕获电子，从而降低了对三维存储器执行第一次读取操作时读取第五编程态p5时的故障位计数，进而优化第一次读取时暂态读取错误。
[0096]
可以理解，在本发明的一些示例中(例如图9所示的一个示例中)，上述读取顺序依次包括读取第一编程态p1、读取第五编程态p5、读取第二编程态p2、读取第四编程态p4、读取第六编程态p6、读取第三编程态p3和读取第七编程态p7的顺序依次进行读取。
[0097]
需要说明的是，按照图9所示的读取顺序，在第一次读取选定字线的存储单元时，逻辑中页和逻辑高页的读取已经不是第一次对选定字线施加读取电压了，此时，两次间隔的时间比较短，不会出现因ter引起的存储单元的阈值电压下移，因此在读取第二编程态p2、读取第四编程态p4、读取第六编程态p6、读取第三编程态p3和读取第七编程态p7时，不需要在读取之前，施加正的脉冲电压。
[0098]
图9仅是一种示例，对于三维存储器不同的编码方式，其对应的读取顺序也可以不同，对于不同的读取顺序，第一次读取三维存储器时，均会出现ter，进而fbc会比较高，此时，需要在执行第一次读取操作时，在选定字线的控制栅上施加一个正的脉冲电压，以重新重新将流失的电子填充到存储单元的陷阱中，从而有效的改善第一次读取时的暂态读取错误。
[0099]
图10是一种三维存储器的读取方法的故障位计数的示意图。参考图10所示，在第
一次读取操作之前的空闲时间分别保持字线上的栅电压vg为浮置(floating)和2v。不难看出，在对三维存储器执行第一次读取操作时，读取第五编程态p5时的故障位计数相比于读取其他编程态更为严重。而且，当保持选定字线的控制栅电压为2v(第一脉冲电压)时，读取第五编程态p5时的故障位计数相比于选定字线的控制栅压浮置时(即vg＝0v)明显降低。相较于读取其他编程态，保持选定字线的控制栅电压为2v对读取第五编程态p5具有很大的优化空间和和更好的优化效果。也就是说，在本发明的一实施例中，第一脉冲电压为正脉冲。
[0100]
结合图7所示可知，第一脉冲电压可以诱导空的陷阱重新捕获电子，缓解前述例子中，由于读取第一编程态p1施加选定线上的负电压造成的更多陷阱释放电子。这个在选定字线施加第一脉冲电压的操作对缓解读取第五编程态p5时的首次读取现象(fri)显得尤为重要，并且读取第五编程态p5时是tlc编程态中在按照表1中的编码方式下fri最为严重的一个态，解决了读取第五编程态p5的fri将对整体三维存储器在tlc编程模式下的fri大有裨益。
[0101]
另一方面，如果在读取操作时距离上次编程/读取的时间不长，即空闲时间较短，由于第一次读取时暂态读取错误可被低密度奇偶校验码等纠错控制编码(ecc)修复，则可以省去施加该第一脉冲电压。
[0102]
在本发明的一实施例中，在所述第一操作为读取操作时，所述读取方法还可以包括：
[0103]
在对所述选定字线的存储单元执行第n次读取操作时，确定对所述三维存储器执行第n次读取操作与对所述三维存储器执行第n-1次读取操作之间的时间间隔；
[0104]
判断所述时间间隔是否大于或等于第二时间时；
[0105]
在所述时间间隔大于或等于第二时间时，在对所述三维存储器执行所述第n次读取操作前，向所述选定字线施加第二脉冲电压；
[0106]
当所述时间间隔小于所述第二时间时，在对所述三维存储器执行所述第n次读取操作时，直接向所述选定字线施加所述读取电压；其中n大于或等于2。
[0107]
对于具有多次读取操作的三维存储器的读取方法，在第一次读取操作之后的数次读取操作中，若第n次读取操作与其之前的第n-1次读取操作之间的时间间隔大于或等于第二时间，则在对所述三维存储器执行所述第n次读取操作前，向所述选定字线施加第二脉冲电压，其中n大于或等于2。
[0108]
例如，对于具有三次读取操作的三维存储器的读取方法。若第二次读取操作与第一次读取操作之间的时间间隔大于或等于第二时间，则在对所述三维存储器执行第二次读取操作之前，需要向所述选定字线施加第二脉冲电压。同样的，若第三次读取操作与第二次读取操作之间的时间间隔大于或等于第二时间，则在对三维存储器执行第三次读取操作之前，需要向所述选定字线施加第二脉冲电压。
[0109]
在一些实施例中，当所述时间间隔小于所述第二时间时，在对所述三维存储器执行所述第n次读取操作时，直接向所述选定字线施加所述读取电压；其中n大于或等于2。也就是，两次读取操作之前时间间隔比较短，不需要在下次读取之前，对选定字线施加第二脉冲电压。
[0110]
在一些实施例中，在所述选定字线的存储单元包含的存储单元为三级单元tlc；对所述选定字线的存储单元执行所述第n次读取操作顺序依次为：读取所述选定字线的存储
单元的逻辑低页、读取所述选定字线的存储单元的逻辑中页以及读取所述选定字线的存储单元的逻辑高页；在通过向所述选定字线施加用于读取第一编程态的第一读取电压和向所述选定字线施加用于读取第五编程态的第五读取电压读取所述选定字线的存储单元的逻辑低页时，所述读取方法还包括：
[0111]
在向所述选定字线施加所述第一读取电压与向所述选定字线施加所述第五读取电压之间，向所述选定字线施加所述第二脉冲电压；
[0112]
其中，所述第一编程态和所述第五编程态为所述tlc中的两个编程态且所述第一编程态对应的阈值电压小于所述第五编程态对应的阈值电压。
[0113]
也即：若三维存储器按照前述tlc编程模式进行编程，并且对应的存储单元的编码方式按照表1中的形式，此时，进行两次读取操作时，在两次读取操作之间的时间间隔大于等于第二时间时，在向所述选定字线施加所述第一读取电压与向所述选定字线施加所述第五读取电压之间，向所述选定字线施加所述第二脉冲电压。
[0114]
例如，对于具有三次读取操作的三维存储器的读取方法。若第二次读取操作与第一次读取操作之间的时间间隔大于或等于第二时间，则第二次读取操作需要在读取第一编程态p1和读取第五编程态p5之间施加第二脉冲电压。同样的，若第三次读取操作与第二次读取操作之间的时间间隔大于或等于第二时间，则第三次读取操作需要在读取第一编程态p1和读取第五编程态p5之间施加第二脉冲电压。
[0115]
需要说明的是，三维存储器按照前述tlc编程模式进行编程，并且对应的存储单元的编码方式按照表1中的形式，对三维存储器执行读取操作时的读取顺序如图6所示。
[0116]
在本发明的一实施例中，第二时间为12小时。即，在第一次读取操作之后的数次读取操作中，若相邻两次读取操作之间的时间间隔大于或等于12小时，则相应的读取操作需要在第一编程态p1和第五编程态p5之间施加第二脉冲电压。
[0117]
在本发明的一实施例中，第二脉冲电压的大小和/或持续时间与第一脉冲电压相同。
[0118]
在本发明的一实施例中，第二脉冲电压的持续时间小于第一脉冲电压。
[0119]
在一些示例中，第二脉冲电压的大小可以为2-7v。第二脉冲电压的持续时间可以为5-15μs。通过在第一次读取操作中在读取第一编程态p1和读取第五编程态p5之间施加第一脉冲电压，或者在其后的数次读取操作中的在读取第一编程态p1和读取第五编程态p5之间施加第二脉冲电压，可以抑制读取前一个编程态时在选定字线的控制栅施加读取电压为负电压时带来的晶界陷阱释放电子的干扰，优化了在读取之前出现的释放电子的晶界陷阱带来的故障位计数显著增加的问题。
[0120]
本发明的以上实施例提出了一种三维存储器的读取方法，该读取方法可以降低第一次读取操作时的故障位计数。本发明实施例由于采用以上技术方案，使之与现有技术相比，具有如下显著优点：本发明实施例提供的三维存储器的读取方法及三维存储器，能够在第一次读取操作时，通过在执行读取操作之前施加第一脉冲电压，以有效的缓解存储器因长时间的空闲而导致的存储单元的阈值单元向下偏移，从而降低了存储器在执行第一次读取操作时的故障位计数。
[0121]
本发明的另一方面提出一种三维存储器，该三维存储器在执行第一次读取或两个时间间隔大于第二时间的读取操作时可以降低故障位计数。
[0122]
图11是本发明一实施例的一种三维存储器的架构图。下面结合图11对本发明实施例提供的三维存储器进行说明。可以理解的是，下面所进行的描述仅仅示例性的，本领域技术人员可以在不脱离本发明的精神的情况下，进行各种变化。
[0123]
如图11所示，其示出了根据本发明实施例提供的一些方面的包括外围电路的示例性的三维存储器100的电路示意图。参考图11，本发明实施例提供的三维存储器100可以包括存储器阵列1101和耦合到所述存储器阵列1101的外围电路1103。具体来说，如图11所示，三维存储器100可以包括：
[0124]
存储器阵列1101，所述存储器阵列1101包括一个或多个存储页；每个所述存储页包含一个或多个存储单元；
[0125]
分别与所述一个或多个存储页1120耦合的一个或多个字线1102；
[0126]
以及耦合在所述一个或多个字线上且用于控制所述存储器阵列的外围电路1103；其中，
[0127]
所述外围电路被配置为：在对选定字线的存储单元执行读取操作时，判断所述读取操作是否为第一次读取操作；
[0128]
当所述读取操作为第一次读取操作时，对所述选定字线施加读取电压之前，向所述选定字线施加第一脉冲电压。
[0129]
在一些实施例中，所述判断所述读取操作是否为第一次读取操作，包括：
[0130]
确定前一次对所述三维存储器执行第一操作到对所述三维存储器执行所述读取操作之间的空闲时间；所述第一操作与所述读取操作相同或不同；
[0131]
基于所述空闲时间判断所述读取操作是否为第一次读取操作。
[0132]
在一些实施例中，所述基于所述空闲时间判断所述读取操作是否为第一次读取操作，包括：
[0133]
判断所述空闲时间是否大于或等于第一时间；
[0134]
在判定所述空闲时间大于或等于所述第一时间时，判定所述读取操作为第一读取操作；
[0135]
在判定所述空闲时间小于所述第一时间时，判定所述读取操作不是第一次读取操作。
[0136]
在一些实施例中，所述判断所述读取操作是否为第一次读取操作，包括：
[0137]
确定前一次对所述三维存储器执行第一操作时施加在所述选定字线的栅极电压；
[0138]
基于所述栅极电压判断所述读取操作是否为第一次读取操作。
[0139]
在一些实施例中，所述基于所述栅极电压判断所述读取操作是否为第一次读取操作，包括：
[0140]
判断所述栅极电压是否为负电压；
[0141]
在所述栅极电压为负电压时，判定所述读取操作为第一读取操作；
[0142]
在所述栅极电压为负电压时，判定所述读取操作不是第一次读取操作。
[0143]
在一些实施例中，所述第一操作包括以下之一：编程或验证或读取。
[0144]
在一些实施例中，所述第一时间为12小时。
[0145]
在一些实施例中，所述选定字线的存储单元为三级单元tlc。
[0146]
在一些实施例中，所述选定字线的存储单元包含不同的第一编程态p1、第二编程
态p2、第三编程态p3、第四编程态p4、第五编程态p5、第六编程态p6以及第七编程态p7。
[0147]
在一些实施例中，在通过向所述选定字线施加用于读取第一编程态的第一读取电压和向所述选定字线施加用于读取第五编程态的第五读取电压读取所述选定字线的存储单元的逻辑低页时，所述读取方法还包括：
[0148]
在向所述选定字线施加所述第一读取电压与向所述选定字线施加所述第五读取电压之间，向所述选定字线施加所述第一脉冲电压；
[0149]
其中，所述第一编程态和所述第五编程态为所述tlc中的两个编程态且所述第一编程态对应的阈值电压小于所述第五编程态对应的阈值电压。
[0150]
在一些实施例中，在通过向所述选定字线施加用于读取第一编程态的第一读取电压和向所述选定字线施加用于读取第五编程态的第五读取电压读取所述选定字线的存储单元的逻辑低页时，所述外围电路还被配置为：依次向所述选定字线施加所述第一读取电压、向所述选定字线施加所述第一脉冲电压；向所述选定字线施加所述第五读取电压；
[0151]
其中，所述第一编程态和所述第五编程态为所述tlc中的两个编程态且所述第一编程态对应的阈值电压小于所述第五编程态对应的阈值电压。也即：在向所述选定字线施加所述第一读取电压与向所述选定字线施加所述第五读取电压之间，向所述选定字线施加所述第一脉冲电压。
[0152]
在一些实施例中，所述第一读取电压为负电压；所述第五读取电压为正电压。
[0153]
在一些实施例中，所述第一脉冲电压大于对选定字线施加的所述读取电压。
[0154]
在一些实施例中，所述第一脉冲电压为2伏；所述读取电压为1.41伏。
[0155]
在一些实施例中，所述第一操作为读取操作时，所述外围电路还可以被配置为：
[0156]
在对所述选定字线的存储单元执行第n次读取操作时，确定对所述三维存储器执行第n次读取操作与对所述三维存储器执行第n-1次读取操作之间的时间间隔；
[0157]
判断所述时间间隔是否大于或等于第二时间时；
[0158]
在所述时间间隔大于或等于第二时间时，在对所述三维存储器执行所述第n次读取操作前，向所述选定字线施加第二脉冲电压；
[0159]
当所述时间间隔小于所述第二时间时，在对所述三维存储器执行所述第n次读取操作时，直接向所述选定字线施加所述读取电压；其中n大于或等于2。
[0160]
在一些实施例中，在所述选定字线的存储单元包含的存储单元为三级单元tlc；对所述选定字线的存储单元执行所述第n次读取操作顺序依次为：读取所述选定字线的存储单元的逻辑低页、读取所述选定字线的存储单元的逻辑中页以及读取所述选定字线的存储单元的逻辑高页；在通过向所述选定字线施加用于读取第一编程态的第一读取电压和向所述选定字线施加用于读取第五编程态的第五读取电压读取所述选定字线的存储单元的逻辑低页时，所述控制电压还被配置为：
[0161]
在向所述选定字线施加所述第一读取电压与向所述选定字线施加所述第五读取电压之间，向所述选定字线施加所述第二脉冲电压；
[0162]
其中，所述第一编程态和所述第五编程态为所述tlc中的两个编程态且所述第一编程态对应的阈值电压小于所述第五编程态对应的阈值电压。
[0163]
在一些实施例中，所述存储器阵列为三维nand阵列。
[0164]
需要说明的是，本发明实施例提供的三维存储器上述执行的操作在前述本发明实
施例提供的读取方法中已经详细解释每一个名词以及步骤，在此同样也适用不再赘述。
[0165]
在一些实施例中，如前述，存储器阵列1101可以是nand闪存存储单元阵列，其中，存储单元1106以nand存储器串1108的阵列的形式提供，每个nand存储器串1108在衬底(未示出)上方垂直地延伸.在一些实施例中，每个nand存储器串1108包括串联耦合并且垂直地堆叠的多个存储单元1106。每个存储单元1106可以保持连续模拟值，例如，电压或电荷，其取决于在存储单元1106的区域内捕获的电子的数量。每个存储单元1106可以是包括浮栅晶体管的浮栅类型的存储单元，或者是包括电荷捕获晶体管的电荷捕获类型的存储单元。
[0166]
在一些实施方式中，每个存储单元1106可以是具有两种可能的存储器状态并且因此可以存储一位数据的单级单元(slc)。例如，第一存储器状态“0”可以对应于第一电压范围，并且第二存储器状态“1”可以对应于第二电压范围。在一些实施方式中，每个存储单元1106可以是能够在多于四个的存储器状态中存储多于单个位的数据的多级单元(mlc)。例如，mlc可以每单元存储两位。在一些实施例中，每存储单元1106存储三位(又被称为三级单元(tlc))，或者每存储单元1106存储四位(又被称为四级单元(qlc))。每个mlc可以被编程为采取可能的标称存储值的范围。在一个示例中，如果每个mlc存储两位数据，则mlc可以被编程为通过将三个可能的标称存储值中的一个写入到该存储单元而从擦除状态采取三个可能的编程级中的一个。第四标称存储值可以用于擦除状态。在另一个示例中，如果每个tlc存储三位数据，则tlc具有7个编程态、1个擦除态，可以如前述表1的编码方式进行编码。
[0167]
如图11中所示，每个nand存储器串1108可以包括在其源极端处的源极选择栅极(ssg)1110和在其漏极端处的漏极选择栅极(dsg)1112。ssg 1110和dsg 1112可以被配置为在读取和编程操作期间激活选定的nand存储器串1108(阵列的列)。在一些实施方式中，同一块1104中的nand存储器串1108的源极通过同一源极线(sl)1214(例如，公共sl)耦合。换句话说，根据一些实施方式，同一块1104中的所有nand存储器串1108具有阵列公共源极(acs)。根据一些实施方式，每个nand存储器串1108的dsg 1112耦合到相应的位线1116，可以经由输出总线(未示出)从位线1116读取或写入数据。在一些实施方式中，每个nand存储器串1108被配置为通过经由一个或多个dsg线1113将选择电压(例如，高于具有dsg 1112的晶体管的阈值电压)或取消选择电压(例如，0v)施加到相应的dsg 1112和/或通过经由一个或多个ssg线1115将选择电压(例如，高于具有ssg 1110的晶体管的阈值电压)或取消选择电压(例如，0v)施加到相应的ssg 1110而被选择或被取消选择。
[0168]
如图11中所示，nand存储器串1108可以被组织为多个块1104，多个块1104的每一个可以具有公共源极线1114(例如，耦合到地)。在一些实施方式中，每个块1104是用于擦除操作的基本数据单位，即，同一块1104上的所有存储单元1106同时被擦除。为了擦除选定块1104中的存储单元1106，可以用擦除电压(vers)(例如，高正电压(例如，20v或更高))偏置耦合到选定块1104以及与选定块1104在同一面中的未选定块1104的源极线1114。应当理解，在一些示例中，可以在半块级、在四分之一块级或者在具有任何合适数量的块或块的任何合适的分数的级执行擦除操作。相邻nand存储器串1108的存储单元1106可以通过字线1102耦合，字线1102选择存储单元1106的哪一行受读取和编程操作的影响。在一些实施方式中，每个字线1102耦合到存储单元1106的存储页1120，存储页1120是用于编程操作的基本数据单位。以位为单位的一存储页1120的大小可以与一个块1104中由字线1102耦合的nand存储器串1108的数量相关。每个字线1102可以包括在相应存储页1120中的每个存储单
元1106处的多个控制栅极(栅极电极)以及耦合控制栅极的栅极线。需要说明的是，本发明实施例图11提供的三维存储器100中选定字线的存储单元可以包括一个或多个存储页1120。
[0169]
图12示出了根据本发明的一些方面的包括nand存储器串1108的示例性存储器阵列1101的截面的侧视图。如图12中所示，nand存储器串1108可以在衬底1202上方垂直地延伸穿过存储器堆叠层1204。衬底1202可以包括硅(例如，单晶硅)、硅锗(sige)、砷化镓(gaas)、锗(ge)、绝缘体上硅(soi)、绝缘体上锗(goi)或者任何其他合适的材料。
[0170]
存储器堆叠层1204可以包括交替的栅极导电层1206和栅极到栅极电介质层1208。存储器堆叠层1204中的栅极导电层1206和栅极到栅极电介质层1208的对的数量可以确定存储器阵列1101中的存储单元1106的数量。栅极导电层1206可以包括导电材料，导电材料包括但不限于钨(w)、钴(co)、铜(cu)、铝(al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，每个栅极导电层1206包括金属层，例如，钨层。在一些实施方式中，每个栅极导电层1206包括掺杂多晶硅层。每个栅极导电层1206可以包括围绕存储单元1106的控制栅极，并且可以在存储器堆叠层1204的顶部处横向地延伸作为dsg线1113、在存储器堆叠层1204的底部处横向地延伸作为ssg线1115、或者在dsg线1113与ssg线1115之间横向地延伸作为字线1102。
[0171]
如图12中所示，nand存储器串1108包括垂直地延伸穿过存储器堆叠层1204的沟道结构1212。在一些实施方式中，沟道结构1212包括填充有(一种或多种)半导体材料(例如，作为半导体沟道1220)和(一种或多种)电介质材料(例如，作为存储器膜1218)的沟道孔。在一些实施方式中，半导体沟道1220包括硅，例如，多晶硅。在一些实施方式中，存储器膜1218是包括隧穿层1226、存储层1224(又称为“电荷捕获/存储层”)和阻挡层1222的复合电介质层。沟道结构1212可以具有圆柱形状(例如，柱形状)。根据一些实施方式，半导体沟道1220、隧穿层1226、存储层1224和阻挡层1222以此顺序从柱的中心朝向柱的外表面径向布置。隧穿层1226可以包括氧化硅、氮氧化硅或其任何组合。存储层1224可以包括氮化硅、氮氧化硅或其任何组合。阻挡层1222可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储器膜1218可以包括氧化硅/氮氧化硅/氧化硅(ono)的复合层。
[0172]
根据一些实施方式，如图12中所示，阱1214(例如，p阱和/或n阱)形成在衬底1202中，并且nand存储器串1108的源极端与阱1214接触。例如，源极线1114可以耦合到阱1214，以在擦除操作期间将擦除电压施加到阱1214(即，nand存储器串1108的源极)。在一些实施方式中，nand存储器串1108还包括在nand存储器串1108的漏极端处的沟道插塞1216。应当理解，尽管在图13中未示出，但是可以形成存储器阵列1101的附加部件，附加部件包括但不限于栅极线缝隙/源极触点、局部触点、互连层等。
[0173]
返回参考图11，外围电路1103可以通过位线1116、字线1102、源极线1114、ssg线1115和dsg线1113耦合到存储器阵列1101。外围电路1103可以包括任何合适的模拟、数字以及混合信号电路，以用于通过经由位线1116、字线1102、源极线1114、ssg线1115和dsg线1113将电压信号和/或电流信号施加到每个目标存储单元1106以及从每个目标存储单元1106感测电压信号和/或电流信号来促进存储器阵列1101的操作。外围电路1103可以包括使用金属-氧化物-半导体(mos)技术形成的各种类型的外围电路。例如，图13示出了一些示例性外围电路，外围电路1103包括页缓冲器/感测放大器1304、列解码器/位线驱动器1306、
行解码器/字线驱动器1308、电压发生器1310、控制逻辑单元1312、寄存器1314、接口1316和数据总线1318。应当理解，在一些示例中，还可以包括图14中未示出的附加外围电路。
[0174]
页缓冲器/感测放大器1304可以被配置为根据来自控制逻辑单元1312的控制信号从存储器阵列1101读取数据以及向存储器阵列1101编程(写入)数据。在一个示例中，页缓冲器/感测放大器1304可以存储要被编程到存储器阵列1101的一个存储页1120中的一页编程数据(写入数据)。在另一示例中，页缓冲器/感测放大器1304可以执行编程验证操作，以确保数据已经被正确地编程到耦合到选定字线1102的存储单元1106中。在又一示例中，页缓冲器/感测放大器1304还可以感测来自位线1116的表示存储在存储单元1106中的数据位的低功率信号，并且在读取操作中将小电压摆幅放大到可识别的逻辑电平。列解码器/位线驱动器1306可以被配置为由控制逻辑单元1312控制，并且通过施加从电压发生器1310生成的位线电压来选择一个或多个nand存储器串1108。
[0175]
行解码器/字线驱动器1308可以被配置为由控制逻辑单元1312控制，并且选择/取消选择存储器阵列1101的块1104并且选择/取消选择块1104的字线1102，其中，被选择的字线，也称之为选定字线，通过向所述选定字线施加读取电压以读取与该选定字线耦合的存储页，或通过向所述选定字线施加编程电压以对该存储页进行编程。行解码器/字线驱动器1308还可以被配置为使用从电压发生器1310生成的字线电压来驱动字线1102。在一些实施方式中，行解码器/字线驱动器1308还可以选择/取消选择并且驱动ssg线1115和dsg线1113。如，行解码器/字线驱动器1308被配置为对耦合到(一个或多个)选定字线1102的存储单元1106执行擦除操作。电压发生器1310可以被配置为由控制逻辑单元1312控制，并且生成要被供应到存储器阵列1101的字线电压(例如，读取电压、编程电压、通过电压、局部电压、验证电压等)、位线电压和源极线电压。
[0176]
控制逻辑单元1312可以耦合到上文描述的每个外围电路，并且被配置为控制每个外围电路的操作。寄存器1314可以耦合到控制逻辑单元1312，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制每个外围电路的操作的状态信息、命令操作码(op码)和命令地址。接口1316可以耦合到控制逻辑单元1312，并且充当控制缓冲器，以缓冲从主机(未示出)接收的控制命令并且并将其中继到控制逻辑单元1312，以及缓冲从控制逻辑单元1312接收的状态信息并且将其中继到主机。接口1316还可以经由数据总线1318耦合到列解码器/位线驱动器1306，并且充当数据i/o接口和数据缓冲器，以缓冲数据并且将其中继到存储器阵列1101或从存储器阵列1101中继或缓冲数据。需要说明的是，这里所说的接口1316可以包括下述的第一存储接口和/或第二存储接口。
[0177]
基于前述描述的三维存储器的结构，在对三维存储执行写操作(或称之为编程)时，其可以按照存储页进行编程，也可以按照单个或多个存储单元进行编程，其编程原理可以是利用fn隧穿效率将数据写入选定存储单元。以选定存储单元1106为例，选定存储单元1106耦合的字线(称之为选定字线)上施加编程电压vpg，例如20v左右，其余字线(称之为未选定字线)偏置于低电压vps1；比如选定nand存储器串1108连接的位线施加低电平(比如，0伏(v))，包含的选择晶体管导通；未选定nand存储器串1108连接的位线施加高电平(比如，系统电压vdd)，包含的选择晶体管关断。
[0178]
在对三维存储器执行读操作时，根据选定的存储单元的导通状态判断浮栅极中的电荷量，从而获得该电荷量表征的数据。以存储页为读取单位，以选定存储页1120为例，选
定存储页1120耦合的字线(称之为选定字线)上偏置于读取电压vread，其余字线(称之为未选定字线)偏置于导通电压vpass。选定存储页1120中的某一存储单元的导通状态与其阈值电压相关，即与控制栅极中的电荷量相关，从而根据选定存储页1120中的存储单元的导通状态可以判断数据值。与该存储单元所处同一nand存储器串的其他存储单元在导通电压作用下始终导通。
[0179]
在一些实施例中，本发明实施例还提供包含前述三维存储器的存储器系统。如图14所示，其示出本发明实施例提供的存储器系统的结构示意图。
[0180]
参看图14，所述存储器系统200包括上述三维存储器100；以及耦合到所述三维存储器并且被配置为控制所述三维存储器的存储器控制器1402。
[0181]
在一些实施例中，存储器系统200包括三维存储器，其中，所述三维存储器包括：
[0182]
存储器阵列，所述存储器阵列包括一个或多个存储页；每个存储页包含一个或多个存储单元；
[0183]
分别与所述一个或多个存储页耦合的一个或多个字线；
[0184]
以及耦合在所述一个或多个字线上且用于控制所述存储器阵列的外围电路；其中，所述外围电路被配置为：在对选定字线的存储单元执行读取操作时，判断所述读取操作是否为第一次读取操作；当所述读取操作为第一次读取操作时，对所述选定字线施加读取电压之前，向所述选定字线施加第一脉冲电压；
[0185]
以及耦合到所述三维存储器并且被配置为控制所述三维存储器的存储器控制器。
[0186]
在一些实施例中，所述选定字线的存储单元为三级单元tlc，其中，存储单元包含不同的第一编程态p1、第二编程态p2、第三编程态p3、第四编程态p4、第五编程态p5、第六编程态p6以及第七编程态p7。
[0187]
在一些实施例中，在通过向所述选定字线施加用于读取第一编程态的第一读取电压和向所述选定字线施加用于读取第五编程态的第五读取电压读取所述选定字线的存储单元的逻辑低页时，所述外围电路还被配置为：依次向所述选定字线施加所述第一读取电压、向所述选定字线施加所述第一脉冲电压；向所述选定字线施加所述第五读取电压；
[0188]
其中，所述第一编程态和所述第五编程态为所述tlc中的两个编程态且所述第一编程态对应的阈值电压小于所述第五编程态对应的阈值电压。
[0189]
在一些实施例中，所述存储器系统200还包括第一存储器接口和第二存储接口，其中，所述存储器控制器通过所述第一存储接口与所述三维控制器通信；所述存储器控制器通过所述第二通信接口与耦合在所述存储器系统的主机通信。
[0190]
在一些实施例中，所述存储器系统200是固态硬盘ssd或存储卡。
[0191]
需要说明的是，第一存储接口和所述第二存储接口可以包含在前述的图13中的接口1316中。
[0192]
需要说明的是，图14所述的存储器系统，还可以与主机组成数据系统300，举例来说，图15示出了根据本发明的一些方面的具有三维存储器的示例性数据系统300的块图。数据系统300可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(vr)设备、增强现实(ar)设备或者其中具有储存器的任何其他合适的电子设备。如图15中所示，数据系统300可以包括主机1501和存储器系统200，存储器系统200具有一个或多个三维存储器100和存储器控
制器1402。主机1501可以是电子设备的处理器(例如，中央处理单元(cpu))或者片上系统(soc)(例如，应用处理器(ap))。主机1501可以被配置为将数据发送到三维存储器100或从三维存储器100接收数据。
[0193]
三维存储器100可以是本发明中公开的任何三维存储器。如下文详细公开的，三维存储器100(例如，nand闪存三维存储器(例如，三维(3d)nand闪存三维存储器))可以在擦除操作期间具有来自耦合到未选定字线的驱动晶体管(例如，串驱动器)的减小的漏电流，这允许驱动晶体管的进一步尺寸缩小。
[0194]
根据一些实施方式，存储器控制器1402耦合到三维存储器100和主机1501，并且被配置为控制三维存储器100。存储器控制器1402可以管理存储在三维存储器100中的数据，并且与主机1501通信。在一些实施方式中，存储器控制器1402被设计为用于在低占空比环境中操作，如安全数字(sd)卡、紧凑型闪存(cf)卡、通用串行总线(usb)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等的电子设备中使用的其他介质。在一些实施方式中，存储器控制器1402被设计为用于在高占空比环境ssd或嵌入式多媒体卡(emmc)中操作，ssd或emmc用作诸如智能电话、平板计算机、膝上型计算机等的移动设备的数据储存器以及企业存储阵列。存储器控制器1402可以被配置为控制三维存储器100的操作，例如读取、擦除和编程操作。存储器控制器1402还可以被配置为管理关于存储在或要存储在三维存储器100中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器1402还被配置为处理关于从三维存储器100读取的或者被写入到三维存储器100的数据的纠错码(ecc)。存储器控制器1402还可以执行任何其他合适的功能，例如，格式化三维存储器100。存储器控制器1402可以根据特定通信协议与外部设备(例如，主机1501)通信。例如，存储器控制器1402可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如usb协议、mmc协议、外围部件互连(pci)协议、pci高速(pci-e)协议、高级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机小型接口(scsi)协议、增强型小型磁盘接口(esdi)协议、集成驱动电子设备(ide)协议、firewire协议等。
[0195]
存储器控制器1402和一个或多个三维存储器100可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(ufs)封装或emmc封装)中。也就是说，存储器系统200可以实施并且封装到不同类型的终端电子产品中。在如图16(a)中所示的一个示例中，存储器控制器1402和单个三维存储器100可以集成到存储器卡1602中。存储器卡1602可以包括pc卡(pcmcia，个人计算机存储器卡国际协会)、cf卡、智能媒体(sm)卡、存储器棒、多媒体卡(mmc、rs-mmc、mmcmicro)、sd卡(sd、minisd、microsd、sdhc)、ufs等。存储器卡1602还可以包括将存储器卡1602与主机(例如，图15中的主机1501)耦合的存储器卡连接器1604。在如图16(b)中所示的另一示例中，存储器控制器1402和多个三维存储器100可以集成到ssd 1606中。ssd 1606还可以包括将ssd 1606与主机(例如，图15中的主机1501)耦合的ssd连接器1608。在一些实施方式中，ssd 1606的存储容量和/或操作速度大于存储器卡1602的存储容量和/或操作速度。
[0196]
需要注意的是，本发明不对各元件的数量和尺寸做出限定，如在本发明的另外一实施例中，本发明的并联机构包括两组以上的第一连接件、第二连接件和伸缩杆，任何为了实现自由度转动效果并满足实际生产需要而对各元件的数量和尺寸做出的选择和调整都
属于本发明的精神和范围。
[0197]
可以理解，尽管上述披露中通过各种示例讨论了一些目前认为有用的发明实施例，但应当理解的是，该类细节仅起到说明的目的，附加的权利要求并不仅限于披露的实施例，相反，权利要求旨在覆盖所有符合本技术实施例实质和范围的修正和等价的任意组合。
[0198]
应该理解，上文所描述的实施例仅是示意。本文描述的实施例可在硬件、软件、固件、中间件、微码或者其任意组合中实现。对于硬件实现，处理单元可以在一个或者多个特定用途集成电路(asic)、数字信号处理器(dsp)、数字信号处理设备(dspd)、可编程逻辑器件(pld)、现场可编程门阵列(fpga)、处理器、控制器、微控制器、微处理器和/或设计为执行本文所述功能的其它电子单元或者其结合内实现。
[0199]
上文已对基本概念做了描述，显然，对于本领域技术人员来说，上述发明披露仅仅作为示例，而并不构成对本技术的限定。虽然此处并没有明确说明，本领域技术人员可能会对本技术进行各种修改、改进和修正。该类修改、改进和修正在本技术中被建议，所以该类修改、改进、修正仍属于本技术示范实施例的精神和范围。
[0200]
同时，本技术使用了特定词语来描述本技术的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本技术至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本技术的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。
[0201]
本技术各部分操作所需的计算机程序编码可以用任意一种或多种程序语言编写，包括面向对象编程语言如java、scala、smalltalk、eiffel、jade、emerald、c++、c#、vb.net、python等，常规程序化编程语言如c语言、visual basic、fortran 2003、perl、cobol 2002、php、abap，动态编程语言如python、ruby和groovy，或其他编程语言等。该程序编码可以完全在用户计算机上运行、或作为独立的软件包在用户计算机上运行、或部分在用户计算机上运行部分在远程计算机运行、或完全在远程计算机或服务器上运行。在后种情况下，远程计算机可以通过任何网络形式与用户计算机连接，比如局域网(lan)或广域网(wan)，或连接至外部计算机(例如通过因特网)，或在云计算环境中，或作为服务使用如软件即服务(saas)。
[0202]
此外，除非权利要求中明确说明，本技术所述处理元素和序列的顺序、数字字母的使用、或其他名称的使用，并非用于限定本技术流程和方法的顺序。尽管上述披露中通过各种示例讨论了一些目前认为有用的发明实施例，但应当理解的是，该类细节仅起到说明的目的，附加的权利要求并不仅限于披露的实施例，相反，权利要求旨在覆盖所有符合本技术实施例实质和范围的修正和等价组合。例如，虽然以上所描述的系统组件可以通过硬件设备实现，但是也可以只通过软件的解决方案得以实现，如在现有的服务器或移动设备上安装所描述的系统。
[0203]
同理，应当注意的是，为了简化本技术披露的表述，从而帮助对一个或多个申请实施例的理解，前文对本技术实施例的描述中，有时会将多种特征归并至一个实施例、附图或对其的描述中。但是，这种披露方法并不意味着本技术对象所需要的特征比权利要求中提及的特征多。实际上，实施例的特征要少于上述披露的单个实施例的全部特征。
[0204]
一些实施例中使用了描述成分、属性数量的数字，应当理解的是，此类用于实施例
描述的数字，在一些示例中使用了修饰词“大约”、“近似”或“大体上”来修饰。除非另外说明，“大约”、“近似”或“大体上”表明所述数字允许有
±
20％的变化。相应地，在一些实施例中，说明书和权利要求中使用的数值参数均为近似值，该近似值根据个别实施例所需特点可以发生改变。在一些实施例中，数值参数应考虑规定的有效数位并采用一般位数保留的方法。尽管本技术一些实施例中用于确认其范围广度的数值域和参数为近似值，在具体实施例中，此类数值的设定在可行范围内尽可能精确。
[0205]
虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本技术的权利要求书的范围内。