专利名称：一种盘阵列系统集成方法
技术领域：
本发明涉及计算机领域，特别适用于一种使用计算机通用板卡和专用高速主、从通讯接口构成计算机外存储系统的系统集成场合。
1987年美国人David Patterson总结以往的成就，首先提出了构造磁盘阵列的理论，并定义了0、1、3、4、5等六种阵列结构，以后一些厂商进行了实用化开发，制造和设计了几种盘阵列卡，这些阵列控制卡都是使用专用芯片构成的，它不利于随着计算机科学技术的革新和控制软件版本的更新而更新，限制了自身的实用范围和成本的降低。
针对上述现有技术存在的缺点，本发明的任务是提供一种盘阵列的系统集成方法。
本发明通过以下措施实施。它是一种利用通用的计算机板、卡和专用的高速主、从通讯接口构成盘阵列系统的集成方法，其高速主、从通讯接口2一端与主机1的总线联接，另一端与从机的总线11联接，总线11上挂接存入基本输入输出系统的只读存储器3，从机的中央处理器4、用于存放分块数据的静态随机存取存贮器5、测试监控设备7、用于控制盘阵列工作的路由分配器6、只读光盘10和多个串控制器8，串控制器8一端与总线11联接，另一端串接存贮设备9。所述路由分配器6由指令译码16地址转换17、命令排队18、设备驱动19、Cache的调度Buffer预置15构成，指令流13和数据流14经指令译码16和地址转换17，在Cache调度和Buffer预置15的控制下进行命令排队，经设备驱动19形成设备驱动命令。所述的高速主、从通讯接口2，它由双口RAM31、GAL34、主机数据缓冲器29、主机地址译码器30、从机数据缓冲器35和从机地址译码器36构成，主机数据缓冲器29一端与主机总线23联接，另一端与双口31联接，主机地址译码器30一端与主机总线23的低位地址联接，另一端与双口31联接，主机数据缓冲器和主机地址译码器的选中由主机总线的高位地址线25、26、27经34实现，从机数据缓冲器一端与双口31联接，另一端与从机总线43联接，从机地址译码器36的一端与双口31联接，另一端与从机总线的低位地址37联接，从机数据缓冲器35和从机地址译码器36的选中由从机总线的高位地位线38、39、40、41经34完成。
本发明的优点为(1)采用通用计算机板卡，通过总线与设备串连接，由路由分配器实现调度。除路由分配器外，可以使用多种通用板卡以利于吸收计算机新技术成果，达到提高品质性能和降低成本的目的；(2)系统功能可以随意扩展，不受专用器件的限制；(3)可以挂接磁盘驱动器或光盘驱动器或多种存储设备的组合；(4)系统规模和系统结构柔性可变，有利于形成适合不同用户要求的系列产品；(5)主人通讯接口采用非标准高速双端口RAM及通讯协议实现，具有极高的数据传输速度。
如下附图1 系统集成原理图附图2 路由分配器附图3 高速主、从通讯接口。
权利要求
1.一种利用通用计算机板、卡和专用的高速主、从通讯接口构成盘阵列系统的集成方法，其特征在于高速主、从通讯接口(2)一端与主机(1)的总线联接，另一端与从机的总线(11)联接，总线(11)上挂接存放基本输入输出系统的只读存储器(3)、从机的中央处理器(4)、用于存放分块数据的静态随机存取存贮器(5)、测试监控设备(7)、用于控制盘阵列工作的路由分配器(6)、只读光盘(10)和多个串控制器(8)，串控制器(8)一端与总线(11)联接，另一端串接存贮设备(9)。
2.根据权利要求1所述的路由分配器(6)，其特征为它由指令译码(16)、地址转换(17)、命令排队(18)、设备驱动(19)、Cache的调度及Buffer的预置(15)构成，指令流(13)和数据流(14)经指令译码(16)和地址转换(17)，在Cache的调度和Buffer预置(15)的控制下进行命令排队，经设备驱动(19)形成设备驱动命令。
3.根据权利要求1所述的高速主、从通讯接口(2)，其特征为由双口RAM(31)、GAL(34)、主机数据缓冲器(29)、主机地址译码器(30)、从机数据缓冲器(35)和从机地址译码器(36)构成，主机数据缓冲器(29)一端与主机总线(23)联接，另一端与双口(31)联接，主机地址译码器(30)一端与主机总线(23)的低位地址联接，另一端与双口(31)联接，主机数据缓冲器和主机地址译码器的选中由主机总线的高位地址线(25)、(26)、(27)、经(34)实现，从机数据缓冲器一端与双口(31)联接，另一端与从机总线(43)联接，从机地址译码器(36)的一端与双口(31)联接，另一端与从机总线的低位地址(37)联接，从机数据缓冲器(35)和从机地址译码器(36)的选中由从机总线的高位地址线(38)、(39)、(40)、(41)经(34)完成。
全文摘要
本发明涉及计算机领域，特别是适用于一种使用计算机通用板卡和专用高速主、从通讯接口构成计算机外存储系统的系统集成场合。它使用软件和硬件手段实现各部分之间的联接和协调一致；用路由分配器实现多串之间的并行或并发操作技术；采用高速主从通讯接口设计技术；采用阵列控制、Cache管理与系统调度的策略与技术。
文档编号G06F15/16GK1149159SQ9610446
公开日1997年5月7日 申请日期1996年5月3日 优先权日1996年5月3日
发明者张江陵, 金海 , 周功业, 张威, 赵跃龙, 周欣荣, 冯丹, 姚荻, 汪振华, 郭海宇 申请人:华中理工大学