专利名称：数字语言教学系统的制作方法
技术领域：
本发明涉及学校使用的电化教学设备，特别涉及语音室的教学设备。
现有的学校中的语音室的设备大体可分为两类一类是以磁带作为语言信号存贮实体的设备，这类设备存在着容易机械磨损、耗电多、体积大、重量大及磁带磁头寿命不长的缺点。另一类是以微处理器芯片为核心的计算机网络数字语音室，微处理器是指中央处理器如INTEL80388 80486、80586等，或是指单片机如8031、8051等，微处理器功能强大，它通过与外围芯片的配合使用可以管理大量的计算机外设，如101标准键盘、打印机、CRT显示器，及磁盘、光盘等，微处理器功能虽然强大，但是价格也高昂，在计算机的硬件中，微处理器芯片的价格大大高于其它外围芯片的价格，实际上，学校的语音教学中，语音室的硬件只要能做到数字化语音存贮、语音信息处理、教师与学生间、学生与学生间可受话，送话、录放音即可，学生使用的显示器只要用LED数码管就够了，学生使用的键盘只需有几个按键就够了，因此，上述的以微处理器芯片为核心的计算机网络数字语音室在硬件的投入上确实有很大的浪费，这样的语音室造价太高，难于在各学校中推广。
能否不使用微处理器芯片，不使用计算机网络而建立一套全部由电子器件的组成的数字化语言教学系统呢 通过专利文献的相关检索中可知，这样的教学系统还没有，如CN2061718U《一种微机语音录放装置》和CN2147604Y《语言学习机》中都使用了微处理器，在CN2075805U《电子语言训练机》虽然没有使用了微处理器，但该专利公开的电路过于简单，不能做到教师与学生、学生与学生间的受话送话，不能做为语音教学设备使用。
本发明的目的在于解决以上的技术问题，提供一种数字语言教学系统，它全部由集成电路芯片组成，不使用微处理器芯片，因此、造价相对低廉，并可实现数字化语音存贮、语音信息处理、还可完成老师与学生间、学生与学生间的受话送话、录放音等功能。
本发明的目的是这样实现的一种数字语言教学系统，包括有主服务器和学生机，其特征在于该系统主要由以下几大部分组成(一)学生机；(多个)(二)主服务器；(三)学生D/A转换及接口；(四)学生显示及键盘接口；
(五)主控制台；(六)模拟板；其中(一)每个学生机主要由学生键盘、功能锁存器、功能显示器、编码器、显示地址译码器、锁存译码驱动器、七段LED显示器及话筒放大器组成；学生键盘上的各按键的列线分别与功能锁存器的数据输入端连接；各按键的列线还与该功能锁存器的脉冲触发端CP连接；功能锁存器输出的数据分两路，一路与功能显示器的输入端连接，为功能显示器提供显示信号，另一路则经编码器编码成为A、B、C三条控制线送往学生键盘及显示接口电路；来自学生显示接口的16位显示数据、显示地址信号A0、A1、A2及锁存脉冲EN，分别送往锁存译码驱动器和显示地址译码器；显示地址信号A0、A1、A2作为显示地址译码器的输入信号；锁存脉冲EN作为其选通信号，当锁存脉冲EN有效时，显示地址译码器输出有效，经编码开关S选择送到锁存译码驱动器的置入端LE，使来自学生显示接口的16位显示数据锁存到译码驱动器来驱动LED数码管显示；而话筒开关信号D16来自显示接口，它与显示数据一同锁存，它控制学生话筒的通断；经放大后的话筒信号送往模拟板；(二)主服务器主要由地址产生器、存储器、存储器管理器、显示处理器、数据处理器、时钟产生器及录音板组成；录音板将来自模拟板的音频信号量化，转化为64位数据，存入存储器中备读；从学生键盘接口来的学生键盘控制信息，进入地址产生器，而地址产生器则根据学生机的不同指令，产生相应存储器地址信息；地址信息通过地址总线，一路用来读取(或写入)存储器的数据，另一路则送往显示处理器；存储器采用内存条，它的容量视需要而定；存储器管理器为保证内存条的正常工作而提供写信号WE、三态端控制信号OE、行、列地址选择信号R/C、存储器行选信号RAS、存储器列选信号CAS等管理信号；由存储器读出的64位数据，通过数据总线进入数据处理器；数据处理器将各个学生机的不同数据进行分时处理，送往学生D/A转换器；由地址总线来的地址信息，进入显示处理器，显示处理器将二进制地址信号转变为十进制码，送往学生显示接口电路；时钟产生器为所有电路提供所需时钟信号；它定义为低6位用于产生时序信号，高6位为学生位线；总称为时钟总线；(三)学生D/A转换及接口电路，该电路有多块，每块电路主要由D/A转换器、多个模拟开关、多个功率放大器及多个阻抗变换器组成；它们之间连接的逻辑关系为放音时从主服务器中的数据处理器送来的8位数据信号、写脉冲信号WR及地址信号A0-A2，进入D/A转换器；数据经D/A转换后，输出电压信号经模拟开关进入功率放大器，再经阻抗变换器变换阻抗送到学生耳机；当地址A0-A2改变0.1μS后，写脉冲信号WR有效，将8位数据锁存到相应的D/A转换器的数据锁存器；(四)学生键盘和显示接口电路，该电路有多块，每块电路负责8个学生机的显示数据传送和键盘信号接收；每块电路主要由显示锁存器、显示数据光电隔离器、学生键盘信号锁存器、并串转换器组成；它们之间连接的逻辑关系为来自主服务器中的显示处理器的16位显示数据被送到显示锁存器的数据输入端；当16位显示数据到来后，锁存脉冲CK1出现高电平，CK1的上升沿把16位显示数据锁存到显示锁存器内，与此同时，担负学生机显示地址的A0、A1、A2信号和学生机显示数据置入脉冲信号LE也同时出现在显示数据光电隔离器的输入端一并送往显示数据光电隔离器，经显示数据光电隔离器送往学生机；从8个学生机送来的键盘控制信号经学生键盘信号锁存器分别进入3片并串转换器的D0-D7；当PL出现低电平而串行时钟CP出现高电平时，数据被置入；而当PL为高电平时，串行时钟CP把数据串出，送往地址产生器；(五)主控制台主要由学生控制按键开关阵列，功能锁存器、并串转换器，串并转换器，主服务器操作键，操作键锁存器，编码器组成；主服务器操作键包括集体控制键、微机键、操作主存储器地址的录音倒、进、放、停、设置、重复、复位等键，和一些功能操作键；这些按键相互为联锁开关，其联锁的逻辑关系为当集体控制键有效时(“1”有效)，倒、进、放、录、停等操作键操作地址产生器，全部学生按键失效，主存储器的地址由教师通过集体控制键1人操作；当微机控制键有效时(“1”有效)，则主存储器地址产生器与外部微机联接，实现相互通讯；(此键为预留键)；当集体控制键无效时(“0”无效)，倒、进、放、录、停等操作键，被转换为单机操作；可自行操作；在录音键有效时(“1”有效)，主存储器管理器产生WE写信号，去控制录音板的并串转换器的三态门信号OE为低(“0”有效)；此时，从串并转换器送出的64位数据，被存入主存储器；功能操作键包括对讲、示范、复位、监听节目1、2、3等按键；对讲键有效时，学生控制按键被放开，可以操作，当示范键有效时(“1”有效)它与并串转换器输出的学生控制按键信号相或，送去控制学生D/A转换极的模拟开关；使其音频信号与主控制台的模拟板接通；实现对讲等功能；监听节目1、2、3三个功能操作键，为自锁互锁开关，即只能有一个有效，当其中一个有效时，它去控制模拟板的三个音频输入口输入信号的通断；复位按键与其它按键的联锁关系是当复位按键有效时对讲键，示范键，学生控制按键无效；即全部被复位到“0”；从学生控制按键开关阵列来的64路信号，进入64位并串转换器，变为1位串行数据信号，送到显示处理器，与显示数据一并送往学生机，控制学生话筒的通断；这个串行数据与示范按键信号相或后被送往学生D/A转换板；串行时钟CK与置入信号PL来自显示处理器；64位串并转换器在串行时钟信号CK的作用下将从地址产生器的译码器来的学生呼叫信号串入串并转换器的输入端DS，变为64位学生呼叫信号，当64位数据被全部串入后，锁存时钟信号SK有效，将数据锁存，串并转换器的输出端输出的信号进入学生控制按键开关阵列中的发光二极管，使发光二极管发光作为学生呼叫指示；串行时钟CK及锁存时钟信号SK来自显示处理器；(六)模拟板主要由多个前置放大器、三个音频输入口1、2、3，若干放大器、录音前置处理器、教师耳机、教师话筒及功率放大器组成；它们之间连接的逻辑关系为来自学生话筒放大器的信号经前置放大器进入功率放大电路，功放后的信号经开关K5分两路输出；一路输出给教师耳机，另一路输出给对讲端；三个音频输入口1、2、3经三个放大器分别与开关K1、K2、K3连接，经开关K1、K2、K3选通送往教师耳机和驱动电路，并经驱动电路送往学生D/A板；其中一音频输入口经放大器输出的信号还送给录音前置处理器，再经录音前置处理器送往录音板的音频输入接口。
所述的主服务器中的地址产生器主要由时序逻辑电路、数据暂存器、加减计数器、24位总线驱动器、输出锁存器、功能暂存器、功能锁存器及功能译码器等组成；它们之间连接的逻辑关系为由时钟总线来的12位时钟信号，高6位进入数据暂存器的输入端A2-A7及功能暂存器的输入端A0-A5，作为学生机存储地址；数据暂存器的A0.A1定义为00时正常放音地址；01时设置起始地址；10时设置长度；11时重复位置；即每个学生机有4个存储单元；时钟信号的低6位进入时序逻辑电路，用作产生各种控制信号；数据暂存器和功能暂存器在电路连接上采用并联方式，在数据暂存器操作时，功能暂存器也一同被操作；但写入或读出的数据何时有效，取决于功能锁存器的置入脉冲CP和功能译码器的三态控制端信号EN；学生机键盘扫描过程高6位时钟信号作为学生键盘的位选信号，它每跳变一次，选择一个学生机键盘；被选中的学生机的键盘信号送往时序逻辑电路的输入端和功能译码器；加减计数器由6片可预置加减计数器担任，它完成24位数据的加减、清除功能；当高6位时钟跳变时，键盘指令相继改变，这时，时序逻辑电路根据不同的键盘指令，产生相应的控制信号和脉冲信号，这些信号包括A0，A1数据暂存器的低位地址，与A2-A7相配合，把每个学生机分为4个存储单元；OE数据暂存器和功能暂存器的三态端控制信号，读时为0，写时为1；WE数据暂存器和功能暂存器的写信号，“0”有效；CPD1可预置加减计数器减时钟信号，当执行减1时有效；CPU1可预置加减计数器加时钟信号，当执行加1时有效；CPD可预置加减计数器减时钟信号，当执行减16时有效；CPU可预置加减计数器加时钟信号，当执行加16时有效；PL可预置加减计数器的置入脉冲；CR清除脉冲；CP锁存器的锁存时钟；EN总线驱动器及功能译码器的三态控制端；时序逻辑电路将产生的数据暂存器的低位地址信号送往数据暂存器的A0端、A1端，将产生的三态端控制信号分别送往数据暂存器和功能暂存器的OE端，将产生的写信号分别送往数据暂存器和功能暂存器的WE端，将产生的减时钟信号分别送往各可预置加减计数器的CPD1端、CPD端，将产生的加时钟信号分别送往各可预置加减计数器的CPU1端、CPU端，将产生的置入脉冲信号送往可预置加减计数器的PL端，将产生的清除脉冲信号送往可预置加减计数器的CR端，将产生的三态端控制信号分别送往24位总线驱动器和功能译码器的EN端；上述功能暂存器、功能译码器的输出端都与功能锁存器的输入端连接；来自学生键盘接口的学生键盘指令经功能译码器译码成为控制信号再经功能存锁器分别送到显示处理器和数据处理器，来自时钟总线的12位时钟信号的高6位进入数据暂存器的输入端A2-A7，作为学生机存储地址，该地址数据经输出锁存器被送往地址总线，可预置加减计数器的输出端与24位总线驱动器的输入端连接；该24位总线驱动器的输出端Q0至Q23同时与数据暂存器和输出锁存器连接；所述的主服务器中的存储器及存储器管理器主要由主存储器、存储器管理器、行、列选择电路及64位双向总线驱动器组成；主存储器由两条72线内存条组成，它们之间连接的逻辑关系为由时钟总线来的12位时钟信号，其低6位进入存储器管理器，存储器管理器是一个组合逻辑电路，产生存储器所需的时序信号；其工作周期由时钟总线的低6位决定，即时钟低6位出现一个周期，它也工作一个周期；存储器管理器输入信号包括微机信号和录音信号REC；微机信号为预留电路信号，REC则在录音时出现低电平；当放音时，存储器管理器在时钟的控制下，相继出现存储器行选RAS，行、列地址选择信号R/C，它把地址总线来的24条地址线分为两个12条地址线作为存储器的行地址和列地址；存储器列选信号CAS、双向总线驱动器的三态端控制信号EN和数据方向信号DIR相继出现，将读出的数据送往数据总线；
录音时，“REC”有效，存储器管理器在时钟的控制下相继出现行选信号RAS，行列地址选择信号R/C，存储器列选信号CAS、双向总线驱动器的三态端控制信号EC、数据方向信号DIR、写信号WE，将总线来的64位数据写入主存储器；存储器的刷新，采用隐刷新方式，即CAS超前RAS的刷新方式，刷新时EN=1，即关闭总线；所述的主服务器中的数据处理器主要由时序产生器、读写地址产生器、并串转换器、数据暂存器，数据锁存器、D/A地址锁存器及译码器组成；它们之间连接的逻辑关系为时序产生器的输入是来自时钟总线的12位时钟信号，它周期性地产生各部件所需的脉冲信号；即并串转换器的置入信号PL和串行时钟CLOK、总线驱动器的三态控制端EN、数据锁存器的触发脉冲CP及D/A板写信号的控制脉冲ST等信号；读写地址产生器负责数据暂存器的地址产生；它的高6位地址作为学生位地址，一路送往D/A地址锁存器，作为D/A转换器的地址；在数据暂存器读出时，CP脉冲上升沿将高6位地址置入D/A地址锁存器；另一路送往数据暂存器的输入端A3-A8，作为学生地址，而低3位地址送往地址暂存器的输入端A0-A2作为学生存储单元地址；并串转换器由8片并串转换器构成，它采用并联方式联接，组成8位并串转器，在触发脉冲CP和时钟信号CLOK的作用下，把数据总线来的64位数据变为8个8位串行数据；数据暂存器它负责学生数据的存储；它的地址由读写地址产生器提供；读写地址将暂存器分为512个存储单元，由64个学生机读写数据，每个学生有8个存储单元，用来存放经并串转换器来的8个8位数据；D/A地址锁存器，由8D触发器担任；译码器将来自D/A地址锁存器的6位D/A地址的高3位进行译码，当ST有效(高有效)时，译码器的输出端D/A转换器的写信号，被送往D/A板；数据锁存器负责将数据暂存器读出的数据进行锁存，并送往D/A板的D/A转换器数据输入端；数据处理器采用数据交叉分时复用方式，数据暂存器的地址分为基址(6位)和偏址(3位)，基址代表学生位，偏址代表学生8个8位数据中的某一个；写操作时，在时序产生器的控制下，数据总线每5.333μs送来一个学生的64位数据，并在这5.333μs内等间隔地并串转换为8个8位数据，依次写入该学生机地址所对应的数据暂存器单元；此时基址保持不变，而偏址改变一周；整个周期内(64×5.333μs)对64个学生机数据处理一次；暂存器基址也相应改变一周；读操作时，由于采样周期为42.667μs，此周期内需读取64个学生机的一个数据，送往D/A板，即(42.6667μs÷64)=0.667μs读取一个数据)，即64×0.667μs分别读取每个基址所对应的一个单元；在此过程中，偏址保持不变，基址相继出现一次；整个周期内(64×8×0.6667μs)对所有学生机的每个单元分别读取一次，并送往D/A转换板；相应地其偏址改变一周；在读数据过程中，每读出一个学生单元数据，相对应的基址被锁存，作D/A板的D/A转换器的地址和写脉冲，与数据一并送往D/A板的D/A转换器；所述的主服务器中的显示处理器主要由时序逻辑电路、比较器、计数器、11位地址锁存器，二进制十进制变换器、显示数据锁存器、显示地址锁存器和3/8线译码器及两个与门组成；它们之间连接的逻辑关系为由时钟总线来的12位时钟信号，低6位进入时序逻辑电路，产生①主控制台所需的串行时钟脉冲信号Q3②主控制台所需的置入脉冲信号Q4③显示数据锁存器、显示地址锁存器及地址锁存器所需的脉冲信号Q1及Q2；高6位进入比较器的A0-A5，作为比较器A的输入；计数器由时钟总线的最高位H11作为计数脉冲，进行加计数，它输出的6位数据一路通往显示地址锁存器作为学生显示地址信号，另一路进入比较器的输入端B0-B5作为比较器B的输入信号，当A=B时，比较器的A=B输出口出现高电平，与时序逻辑电路的输出信号Q1相与作为地址锁存器的置入脉冲CP，把来自地址总线的高11位地址锁存；这11位地址作为二进制十进制变换器的地址，经延时，被转换的数据出现在二进制十进制转换器的输出口上，此时，逻辑电路的输出端Q2出现高电平与比较器A=B相与做为显示数据锁存器和显示地址锁存器的触发脉冲；到此一个学生的数据转换完成；同时来自主控制台的对讲信号也经地址锁存器及显示数据锁存器一并被锁存并送往学生显示接口电路；下一个周期，即H11第二个周期到来时，重复执行；所述的主服务器中的时钟产生器主要由晶体振荡电路及12位分频器组成；晶体振荡器由反向器U1.1、U1.2、R1、C及晶体组成，它的周期由晶体决定；12位分频器由可预置计数器担任，它将晶体振荡器输出的信号分频，成为各种处理器等所用12位时钟信号送往时钟总线；它的低6位作各电路产生时序用，而高6位作为学生位信号；所述的主服务器中的录音板主要由隔离变压器、低通滤波器、A/D转换器、串并转换器及时序逻辑电路组成；它们之间连接的逻辑关系为从主控制台来的音频信号经隔离变压器、低通滤波器，进入A/D转换器进行模数转换，转换出的8位数据经8个串并转换器，成为64位数据，送往数据总线；A/D转换器及串并转换器的各种控制信号，是由时钟总线来的12位时钟信号及地址产生器来的录音信号“REC”经逻辑组合来产生；录音时，“录音信号REC”有效，时序电路开始工作，首先使写准备信号WR/RDY有效，A/D转换器开始采样和转换；将模拟信号变为8位数字信号，经延时，串并转换器的串行置入端CK有效，将8位数据串行输入到8个串并转换器，之后由于采样周期为42.667μs，则再经42.667μs延时出现第二次转换及串入，当经8次转换后，置入信号PL有效，将8个串并转换器的数据一同置入数据总线上，此时串并转换器的三态门被打开(即EN有效)，一个转换周期被完成。
本发明有以下积极有益效果1、本发明的数字语言教学系统，全部由集成电路芯片组成，不使用微处理器芯片，因此，造价低廉，便于推广，由于实现了数字化的语音存贮与语音信息处理，因此，有效地克服了采用磁带作为语言信息存贮介质所存在的容易机械磨损、耗电多、体积大、重量大、磁带、磁头寿命不长的缺点。
2、本发明的数字语言教学系统虽然不使用微处理芯片，但其存储器管理器可对外联接微机，也就是说整套系统可与外部微机进行相互通讯，使整套系统的信息量容易扩充。
现以较佳实施例结合附图对本发明进一步详述如下
图1是本发明系统组成的原理框图；图2是图1中学生机的组成原理框图；图3是图1中主服务器的原理框图；图4是图3中地址产生器的原理框图；图5是图4所示电路的执行过程的流程图；图6是图3中存储器及存储器管理器的原理框图；图7是图3中数据处理器的原理框图；图8是图7所示电路的数据处理流程图；图9是图3中显示处理器的原理框图；图10是图3中时钟产生器的原理框图；图11是图3中录音板的原理框图；图12是图11中低通滤波器的幅频特性图；图13是图1中学生D/A转换及接口的电路原理框图；图14是图13中D/A转换器芯片的封装图；图15是图1中学生键盘和显示接口的电路原理框图；图16是图15中电路的时序图；图17是图1中主控制台的电路原理框图；图18是图1中模拟板的原理框图；图19是图17中学生控制按键开关阵列中按键构成的电路原理图；图20是图6中存储器管理器在时钟控制下各信号相继出现的波形图。
下面详述本发明系统的组成与工作原理系统组成见图1该系统主要由以下几大部分组成
(一)学生机(64个)；(二)主服务器(包括地址产生器、存储器、存储器管理器、数据处理器、显示处理器、录音板、时钟产生器)；(三)学生D/A转换及接口(8块)；(四)学生显示及键盘接口(8块)；(五)主控制台；(六)模拟板；其中(一)学生机组成及工作原理(1)组成如图2它由学生键盘、功能锁存器、功能显示器、编码器、显示地址译码器、锁存译码驱动器、七段LED显示器及话筒放大器组成。
学生键盘由8个轻触开关组成，分别安装在一条行线八条列线上，功能锁存器由8D触发器担任，功能显示器由发光二极管构成，编码器采用8/3线优先编码器，显示地址译码器采用3/8线译码器，锁存译码驱动器采用4个4线7段译码驱动器，七段LED显示器采用4个LED七段显示器。
(2)工作原理1)当学生机某一按键有效时，功能锁存器的输入D0至D7中的一个，变为高，与此同时，通过二极管Dn，使CP变高，数据被锁入功能锁存器。此数据输出一路作为功能显示信号，另一路则经编码成为A、B、C三条控制线送往学生键盘及显示接口电路。
2)来自学生显示接口的16位显示数据、显示地址信号A0、A1、A2及锁存脉冲EN，分别送往锁存译码驱动器和显示地址译码器。显示地址信号A0、A1、A2作为3/8线显示地址译码器的输入端，锁存脉冲EN作为其选通输入，当锁存脉冲EN有效时(“0”有效)，3/8线显示地址译码器输出有效，经编码开关S选择送到锁存译码驱动器的置入端LE，使来自学生显示接口的16位显示数据锁存到译码驱动器从而驱动LED数码管显示。而话筒开关信号D16来自学生显示接口，它与显示数据一同锁存的，它控制学生话筒的通断。经放大后的话筒信号送往模拟板。
3)学生的耳机信号来自学生D/A转换及接口电路，不加任何处理。
(二).主服务器的组成及工作原理(1)组成见图3它由地址产生器、存储器、存储器管理器、显示处理器、数据处理器、时钟产生器及录音板组成。
(2)工作原理1)录音时，录音板将来自模拟板的音频信号量化，转化为64位数据，存入存储器中备读。
2)从学生键盘接口来的学生键盘控制信号，进入地址产生器，而地址产生器则根据学生机键盘发出的不同的控制信号指令，产生相应的地址信息。地址信息通过地址总线，一路用来读取(或写入)存储器的数据，另一路则送往显示处理器。
3)存储器采用内存条，它的容量可视需要而定。存储器管理器则是为保证内存条的正常工作而提供写信号WE、三态端控制信号OE、行列地址选择信号R/C、存储器行选信号RAS、存储器列选信号CAS等管理信号。
4)由存储器读出的64位数据，通过数据总线进入数据处理器。数据处理器将各个学生机的不同数据进行分时处理，送往学生D/A转换器。
5)由地址总线来的地址信息，进入显示处理器，显示处理器将二进制地址信号转变为十进制码，送往学生显示接口电路。
6)时钟产生器为所有电路提供所需时钟信号。它定义为低6位用于产生时序信号，高6位为学生位线。总称为时钟总线。
下面对主服务器的组成及工作原理进行详述1、地址产生器的组成及工作原理。
(1)组成见图4它由时序逻辑电路、数据暂存器、加减计数器、24位总线驱动器、输出锁存器、功能暂存器、功能锁存器及功能译码器等组成。
时序逻辑电路产生各种控制脉冲信号。
数据暂存器由3片静态存储器组成24位数据存储器。
加减计数器由6片可预置加减计数器担任，它完成24位数据的加减、清除等功能，在某些时候它还作为暂存器使用。
24位总线驱动器由6片总线驱动器担任。
输出锁存器由3片8D触发器担任。
功能暂存器由1片静态存储器担任。
功能锁存器由4D触发器担任。
功能译码器由3/8线译码器担任。
(2)工作原理由时钟总线来的12位时钟信号，高6位进入数据暂存器的输入端A2-A7及功能暂存器的输入端A0-A5，作为学生机存储地址。
数据暂存器的A0，A1定义为00时正常放音地址01时设置起始地址；10时设置长度；11时重复位置。即每个学生机有4个存储单元。时钟信号的低6位进入时序逻辑电路，用作产生各种控制信号。
由于数据暂存器和功能暂存器在电路联接上采用并联方式，在数据暂存器操作时，功能暂存器也一同被操作。但写入或读出的数据何时有效，取决于功能锁存器的置入脉冲CP和功能译码器的三态控制端EN。
学生机键盘扫描过程高6位时钟信号作为学生键盘的位选信号，它每跳变一次，选择一个学生机键盘。被选中的学生机的键盘信号送往时序逻辑电路的输入端和功能译码电路。跳变时间为5.33μs，而64位学生键盘扫描一次周期为6.33μs×64=341.33μs。
当高6位时钟跳变时，键盘指令相继改变。这时，时序逻辑电路根据不同的键盘指令，产生相应的控制信号和脉冲信号，这些信号包括A0，A1数据暂存器的低位地址，与A2-A7相配合，把每个学生机分为4个存储单元。
OE数据暂存器和功能暂存器的三态控制端，读时为0，写时为1。
WE数据暂存器和功能暂存器的写信号，“0”有效。
CPD1可预置加减计数器减时钟信号，当执行减1时有效。
CPU1可预置加减计数器加时钟信号，当执行加1时有效。
CPD可预置加减计数器减时钟信号，当执行减16时有效。
CPU可预置加减计数器加时钟信号，当执行加16时有效。
PL可预置加减计数器的置入脉冲(低有效)。
CR清除脉冲。(高有效)CP锁存器的锁存时钟。(上升沿有效)EN总线驱动器及功能译码器的三态控制端。(低有效)执行过程如图5所示。
2、存储器、存储器管理器的组成及工作原理(1)组成见图6它由主存储器、存储器管理器、行、列选择电路及64位双向总线驱动器组成。主存储器由两条72线内存条组成，容量视内存条的容量而定，最小8MB，最大可到128MB。
(2)工作原理由时钟总线来的12位时钟信号，其低6位进入存储器管理器(实际上它是一个组合逻辑电路)，产生存储器所需的时序信号。其工作周期由时钟总线的低6位决定(即时钟低6位出现一个周期，它也工作一个周期)。输入包括微机信号和录音信号REC。微机信号作为预留电路信号，REC则是在录音时出现低电平。
当放音时，存储器管理器在时钟的控制下，相继出现存储器行选信号RAS，行、列地址选择信号R/C，它把地址总线来的的24条地址线分为两个12条地址线作为存储器的行地址和列地址。存储器列选信号CAS、双向总线驱动器的三态端控制信号EN和数据方向信号DIR相继出现，波形图如图20所示。将读出的数据送往数据总线。
录音时，“REC”有效。存储器管理器在时钟的控制下相继出现行选信号RAS，行、列地址选择信号R/C，存储器列选信号CAS、双向总线驱动器的三态端控制信号EN、数据方向信号DIR、写信号WE，波形图如图20所示。将总线来的64位数据写入存储器。
存储器的刷新，采用隐刷新方式(即CAS超前RAS刷新方式)，刷新时EN=1(即关闭总线)。
3、数据处理器的组成及工作原理(1)组成见图7它由时序产生器、读写地址产生器、并串转换器、数据暂存器，数据锁存器、D/A地址锁存器及译码器组成。
时序产生器由一片逻辑电路组成，它的输入是来自时钟总线的12位时钟信号，它周期性地产生各部件所需的脉冲信号，即并串转换器的置入信号PL和串行时钟CLOK、总线驱动器的三态端控制信号EN、数据暂存器的写信号WE、三态端控制信号OE、D/A地址锁存器、数据锁存器的置入脉冲CP及D/A板写信号的控制脉冲ST等信号。
读写地址产生器由两片逻辑电路组成。主要负责数据暂存器的地址产生。它的高6位地址作学生位地址，一路送往D/A地址锁存器，作为D/A转换器的地址。在数据暂存器读出时，CP脉冲上升沿将高6位地址置入D/A地址锁存器。另一路送往数据暂存器的输入端A3-A8，作为学生地址，而低3位地址送往地址暂存器的输入端A0-A2作为学生存储单元地址。
并串转换器由8片并串转换器构成，它采用并联方式联接，组成8位并串转换器，即在置入脉冲CP和时钟信号CLOK的作用下，把数据总线来的64位数据变为8个8位串行数据。
数据暂存器它由1片静态存储器担任，负责学生数据的存储。它的地址由读写地址产生器提供。读写地址产生器将暂存器分为512个存储单元，由64个学生机读写数据，每个学生机有8个存储单元，用来存放经并串转换器来的8个8位数据。
D/A地址锁存器，由8D触发器担任。
译码器由3/8译码器担任，它将来自D/A地址锁存器的6位D/A地址的高3位进行译码，当ST有效(高有效)时，译码器的输出端作为D/A转换器的写信号，被送往D/A板。
数据锁存器由8D触发器担任，负责将数据暂存器读出的数据进行锁存，并送往D/A板的D/A转换器的数据输入端。
工作原理该数据处理器采用数据交叉分时复用方式，数据暂存器的地址分为基址(6位)和偏址(3位)。基址代表学生位，偏址代表学生8个8位数据中的某一个。
写操作时，在功能时序的控制下，数据总线每5.333μs送来一个学生的64位数据，并在这5.333μs内等间隔地并串转换为8个8位数据，依次写入该学生机地址所对应的数据暂存器单元。此时基址保持不变，而偏址改变一周。整个周期内(64×5.333μs)对64个学生机数据处理一次。暂存器基址也相应改变一周。
读操作时，由于采样周期为42.667μs，此周期内需读取64个学生机的一个数据，送往D/A板，即(42.667μs÷64=0.667μs读取一个数据)即64×0.667μs分别读取每个基址所对应的一个单元。在此过程中，偏址保持不变，基址相继出现一次。整个周期内(64×8×0.667μs)对所有学生机的每个单元分别读取一次，并送往D/A转换板。相应地其偏址改变一周。
数据处理流程图见图8，说明图8中学生机号用S01至S64表示，数据8位为1字节，而8个字节为1组，用A0至A7表示。
在读数据过程中，每读出一个学生单元数据，相对应的基址被锁存，作D/A板的D/A转换器的地址和写脉冲，与数据一并送往D/A板的D/A转换器。
4、显示处理器的组成及工作原理(1)组成见图9它由时序逻辑电路、比较器、计数器、地址锁存器(11位的)，二进制十进制变换器、显示数据锁存器、显示地址锁存器和3/8线译码器及两个与门组成。
(2)工作原理由时钟总线来的12位时钟信号，低6位进入时序逻辑电路，产生①主控制台所需的串行时钟脉冲信号Q3②主控制台所需的置入脉冲信号Q4③显示数据锁存器、显示地址锁存器及地址锁存器所需的脉冲信号Q1及Q2。高6位进入比较器的输入端A0-A5，作为比较器A的输入信号。计数器由时钟总线的最高位H11作为计数脉冲，进行加计数，它输出的6位数据一路通往显示地址锁存器作为学生显示地址信号，另一路进入比较器的输入端B0-B5作为比较器B的输入信号，当A=B时，比较器的A=B输出口出现高电平，与时序逻辑电路的输出信号Q1相与作为地址锁存器的置入脉冲CP，把来自地址总线的高11位地址锁存，这11位地址作为二进制、十进制变换器的地址，经0.3μs的延时，被转换的数据出现在二进制十进制转换器的输出口上，此时，逻辑电路的输出端Q2出现高电平与比较器A=B输出口的信号相与做为显示数据锁存器和显示地址锁存器的触发脉冲。到此一个学生的数据转换完成。同时来自主控制台的对讲信号也经地址锁存器及显示数据锁存器一并被锁存并送往学生显示接口电路。下一个周期，即H11第二个周期到来时，重复执行。
5、时钟产生器的组成组成见图10它由晶体振荡电路及12位分频器组成。
晶体振荡器由反向器U1.1、U1.2、R1、R2、C及晶体组成，它的周期由晶体决定。12位分频器由可预置计数器担任，它将晶体振荡器输出的信号分频，成为各处理器等所用12位时钟信号送往时钟总线。它的低6位作各电路产生时序用，而高6位作为学生位信号。
6、录音板组成的工作原理
(1)组成见图11它由隔离变压器、低通滤波器、A/D转换器、串并转换器及时序逻辑电路组成。
(2)工作原理从主控制台来的音频信号经隔离变压器，经低通滤波器(它的幅频特性见图12)，进入A/D转换器Vin进行模数转换，转换出的8位数据经8个串并转换器，成为64位数据，送往数据总线。
A/D转换器及串并转换器的各种控制信号，是由时钟总线来的12位时钟信号及地址产生器来的录音信号“REC”，经逻辑组合来产生。
录音时，“REC”信号有效，时序逻辑电路开始工作，首先使写准备信号WR/RDY有效，A/D转换器开始采样和转换，将模拟信号变为8位数字信号，经0.6μs延时，串并转换器的CK(串行置入端)有效，将8位数据串行输入到8个串并转换器，之后由于采样周期为42.667μs，则再经42.667μS延时出现第二次转换及串入，当经8次转换后，PL有效，将8个串并转换器的数据一同置入数据总线上，此时串并转换器的三态门被打开(即EN有效)，一个转换周期被完成。
(三)学生D/A转换及接口电路组成及工作原理(1)组成见图13它由D/A转换器、8个模拟开关、8个功率放大器及8个阻抗变换器组成。
(2)工作原理放音时从数据处理器送来的8位数据信号、写脉冲WR及地址信号A0-A2，进入D/A转换器。因D/A转换器封装有8个8Bit D/A转换器并带有电源放大器，所以地址A0-A2在写脉冲WR的作用下，使8位数据线来的信号置入相对应的D/A转换器。
数据经D/A转换后，输出电压信号Vout经模拟开关进入功率放大器，再经阻抗变换器变换(600Ω8Ω)到学生耳机。
当地址A0-A2改变0.1μs后，写脉冲WR有效，将8位数据锁存到相应的D/A转换器中的数据锁存器。
(3)器件介绍系统采用的D/A转换器是一个封装有8个8Bit电压模式D/A转换器，并有逻辑接口电路和缓冲放大输出功能。
每个D/A转换器有各自的数据锁存器。
工作电压，双电源+15V、-5V工作时基准电压+2-+10V单电源+15V工作时基准电压+10V单电源+5V工作时基准电压+1.23V与TTL/CMOS电平兼容在写信号WR为低时，将8Bit数据写入以A0、A1和A2为地址的锁存器单元封装如图14所示(四)学生键盘及显示接口组成及工作原理
(1)组成如图15它由显示数据光电隔离器、及显示锁存器、学生键盘信号锁存器、并串转换器组成。本发明的系统有8块这样的电路，每块负责8个学生机的显示数据传送和键盘信号接收。
显示数据光电隔离器由TLP521-4组成。显示锁存器由2片8D触发器组成。
(2)工作原理1)．16位显示数据到来1.3μs后，锁存脉冲CK1出现高电平，CK1的上升沿把16位显示数据锁存到显示锁存器内，与此同时，担负学生机显示地址的A0、A1、A2和学生机显示数据置入脉冲信号LE也同时出现在显示数据光电隔离器的输入端，一并送往显示数据光电隔离器。经显示数据光电隔离器送往学生机。时序见图16。
2)．从8个学生机送来的键盘控制信号经学生键盘信号锁存器分别进入3片并串转换器的输入端D0-D7。当置入信号PL出现低电平而串行时钟CP出现高电平时，数据被置入。而当置入信号PL为高电平时，串行时钟CP把数据串出，送往地址产生器。
其中PL出现的时刻决定8块学生键盘及显示接口电路板的其中一块电路板，CP出现的时刻决定这块电路板中的八个学生机中的其中一个学生机。
(五)主控制台组成与工作原理(1)组成见图17它由学生控制按键开关阵列、功能锁存器、并串转换器、串并转换器、主服务器操作按键、操作键锁存器、编码器组成。
(2)工作原理1)主服务器操作键包括集体控制键、微机键、操作主存储器地址的录音倒、进、放、停、设置、重复、复位等键和一些功能操作键，这些按键相互为联锁开关。其联锁的逻辑关系为当集体控制键有效时(“1”有效)，倒、进、放、录、停等操作键操作的是地址产生器，让全部学生按键失效，这时主存储器的地址由教师1人操作。
当微机控制键有效时(“1”有效)，则主存储器地址产生器与外部微机联接，实现相互通讯。(此键为预留键)。
当集体控制键无效时(“0”无效)，倒、进、放、录、停等操作键，即被转换为单机操作。如同学生机，可自行操作。但在录音键有效时(“1”有效)，主存储器管理器则产生WE写信号，去控制录音板的并串转换器的三态门信号OE为低(“0”有效)。此时，从串并转换器送出的64位数据，被存入主存储器。
2)功能操作键包括对讲、示范、复位、监听节目1、2、3等按键，当对讲按键有效时，学生控制按键被放开，可以操作，学生控制按键的构成如图19所示。它的工作原理是三态为0时，A点为0，则输出端为低，B点为高，电容充满电，当键S按下时，电容C上的电压输送给A点，则B点变为低，由于R1和C的充电时间常数比U1.1的输出端的延迟时间长，则1(高电位)被固定。S松开也保持为1(高电位)。当A点为1时，B点为0，电容上无电，当S按下时，由于电容作用，A点被短路到0，则输出端为0，S松开也保持为0。当三态门为高电平时，(关门)，当S设有按下，则A点通过R2和LED到地。当S按下时无论B点为高还是为低输出端始终为0，学生控制键无效。只有当对讲有效(“0”有效)时，学生控制按键才能操作。当示范键有效时(“1”有效)它与并串转换器输出的学生控制按键信号相或，送去控制学生D/A转换极的模拟开关。使其音频信号与主控制台的模拟板接通。实现对讲等功能。监听节目1、2、3三个功能操作键，为自锁互锁开关，即只能有一个有效，当其中一个有效时，它去控制模拟板的三个音频输入口输入信号的通断。复位按键的功能是当复位有效时使对讲无效，示范无效，学生控制键无效。即全部被复位到“0”。
从学生控制按键开关阵列来的64路信号，进入64位并串转换器，变为1位串行数据信号，送到显示处理器，与显示数据一并送往学生机，控制学生话筒的通断。这个串行数据与示范信号相或后被送往学生D/A转换板。串行时钟CK与置入信号PL来自显示处理器。
64位串并转换器在串行时钟信号CK的作用下将从地址产生器的译码器来的学生呼叫信号串入串并转换器的输入端DS，变为64位学生呼叫信号，当64位数据被全部串入后，锁存时钟信号SK有效，将数据锁存，串并转换器的输出端输出的信号进入学生控制按键阵列中的发光二极管，使发光二极管发光作为学生呼叫指示；串行时钟CK及锁存时钟信号SK来自显示处理器。
(六)模拟板组成与工作原理组成如图18所示它由8个前置放大器、三个音频输入口及若干放大器和录音前置处理器组成。录音前置处理器是一个低通滤波器，它兼有电压放大功能，它将音频输入口1的输入信号放大，幅度为≤5Vp-p，送往录音板的音频输入接口。另一路则通过开关K1，选择送往教师耳机和学生D/A板。音频输入口2，3不送往录音前置处理器，通过开关K2、K3控制送往教师耳机和学生D/A板。
教师话筒信号经开关K4送往对讲功放及教师耳机，它受对讲和示范按键控制。
来自学生话筒放大器的学生对讲信号经前置放大器进入功放电路经开关K5送到功放和教师耳机，它受对讲按键控制。
以上所述集成电路可采用74系列的集成电路块，具体的型号可以是编码器148，锁存器374、175，译码器139，计数器161、163、193，并串转换器166，串并转换器595，比较器688，A/D转换器7821，B/A转换器7228，暂存器6116，光电隔离器TLP521-4。
权利要求
1．一种数字语言教学系统，包括有主服务器和学生机，其特征在于该系统主要由以下几大部分组成(一)学生机；(多个)(二)主服务器；(三)学生D/A转换及接口；(四)学生显示及键盘接口；(五)主控制台；(六)模拟板；其中(一)每个学生机主要由学生键盘、功能锁存器、功能显示器、编码器、显示地址译码器、锁存译码驱动器、七段LED显示器及话筒放大器组成；学生键盘上的各按键的列线分别与功能锁存器的数据输入端连接；各按键的列线还与该功能锁存器的脉冲触发端CP连接；功能锁存器输出的数据分两路，一路与功能显示器的输入端连接，为功能显示器提供显示信号，另一路则经编码器编码成为A、B、C三条控制线送往学生键盘及显示接口电路；来自学生显示接口的16位显示数据、显示地址信号A0、A1、A2及锁存脉冲EN，分别送往锁存译码驱动器和显示地址译码器；显示地址信号A0、A1、A2作为显示地址译码器的输入信号；锁存脉冲EN作为其选通信号，当锁存脉冲EN有效时，显示地址译码器输出有效，经编码开关S选择送到锁存译码驱动器的置入端LE，使来自学生显示接口的16位显示数据锁存到译码驱动器来驱动LED数码管显示；而话筒开关信号D16来自显示接口，它与显示数据一同锁存，它控制学生话筒的通断；经放大后的话筒信号送往模拟板；(二)主服务器主要由地址产生器、存储器、存储器管理器、显示处理器、数据处理器、时钟产生器及录音板组成；录音板将来自模拟板的音频信号量化，转化为64位数据，存入存储器中备读；从学生键盘接口来的学生键盘控制信息，进入地址产生器，而地址产生器则根据学生机的不同指令，产生相应存储器地址信息；地址信息通过地址总线，一路用来读取(或写入)存储器的数据，另一路则送往显示处理器；存储器采用内存条，它的容量视需要而定；存储器管理器为保证内存条的正常工作而提供写信号WE、三态端控制信号OE、行、列地址选择信号R/C、存储器行选信号RAS、存储器列选信号CAS等管理信号；由存储器读出的64位数据，通过数据总线进入数据处理器；数据处理器将各个学生机的不同数据进行分时处理，送往学生D/A转换器；由地址总线来的地址信息，进入显示处理器，显示处理器将二进制地址信号转变为十进制码，送往学生显示接口电路；时钟产生器为所有电路提供所需时钟信号；它定义为低6位用于产生时序信号，高6位为学生位线；总称为时钟总线；(三)学生D/A转换及接口电路，该电路有多块，每块电路主要由D/A转换器、多个模拟开关、多个功率放大器及多个阻抗变换器组成；它们之间连接的逻辑关系为；放音时从主服务器中的数据处理器送来的8位数据信号、写脉冲信号WR及地址信号A0-A2，进入D/A转换器；数据经D/A转换后，输出电压信号经模拟开关进入功率放大器，再经阻抗变换器变换阻抗送到学生耳机；当地址A0-A2改变0.1μS后，写脉冲信号WR有效，将8位数据锁存到相应的D/A转换器的数据锁存器；(四)学生键盘和显示接口电路，该电路有多块，每块电路负责8个学生机的显示数据传送和键盘信号接收；每块电路主要由显示锁存器、显示数据光电隔离器、学生键盘信号锁存器、并串转换器组成；它们之间连接的逻辑关系为来自主服务器中的显示处理器的16位显示数据被送到显示锁存器的数据输入端；当16位显示数据到来后，锁存脉冲CK1出现高电平，CK1的上升沿把16位显示数据锁存到显示锁存器内，与此同时，担负学生机显示地址的A0、A1、A2信号和学生机显示数据置入脉冲信号LE也同时出现在显示数据光电隔离器的输入端一并送往显示数据光电隔离器，经显示数据光电隔离器送往学生机；从8个学生机送来的键盘控制信号经学生键盘信号锁存器分别进入3片并串转换器的D0-D7；当PL出现低电平而串行时钟CP出现高电平时，数据被置入；而当PL为高电平时，串行时钟CP把数据串出，送往地址产生器；(五)主控制台主要由学生控制按键开关阵列，功能锁存器、并串转换器，串并转换器，主服务器操作键，操作键锁存器，编码器组成；主服务器操作键包括集体控制键、微机键、操作主存储器地址的录音倒、进、放、停、设置、重复、复位等键，和一些功能操作键；这些按键相互为联锁开关，其联锁的逻辑关系为当集体控制键有效时(“1”有效)，倒、进、放、录、停等操作键操作地址产生器，全部学生按键失效，主存储器的地址由教师通过集体控制键1人操作；当微机控制键有效时(“1”有效)，则主存储器地址产生器与外部微机联接，实现相互通讯；(此键为预留键)；当集体控制键无效时(“0”无效)，倒、进、放、录、停等操作键，被转换为单机操作；可自行操作；在录音键有效时(“1”有效)，主存储器管理器产生WE写信号，去控制录音板的并串转换器的三态门信号OE为低(“0”有效)；此时，从串并转换器送出的64位数据，被存入主存储器；功能操作键包括对讲、示范、复位、监听节目1、2、3等按键；对讲键有效时，学生控制按键被放开，可以操作，当示范键有效时(“1”有效)它与并串转换器输出的学生控制按键信号相或，送去控制学生D/A转换极的模拟开关；使其音频信号与主控制台的模拟板接通；实现对讲等功能；监听节目1、2、3三个功能操作键，为自锁互锁开关，即只能有一个有效，当其中一个有效时，它去控制模拟板的三个音频输入口输入信号的通断；复位按键与其它按键的联锁关系是当复位按键有效时对讲键，示范键，学生控制按键无效；即全部被复位到“0”；从学生控制按键开关阵列来的64路信号，进入64位并串转换器，变为1位串行数据信号，送到显示处理器，与显示数据一并送往学生机，控制学生话筒的通断；这个串行数据与示范按键信号相或后被送往学生D/A转换板；串行时钟CK与置入信号PL来自显示处理器；64位串并转换器在串行时钟信号CK的作用下将从地址产生器的译码器来的学生呼叫信号串入串并转换器的输入端DS，变为64位学生呼叫信号，当64位数据被全部串入后，锁存时钟信号SK有效，将数据锁存，串并转换器的输出端输出的信号进入学生控制按键开关阵列中的发光二极管，使发光二极管发光作为学生呼叫指示；串行时钟CK及锁存时钟信号SK来自显示处理器；(六)模拟板主要由多个前置放大器、三个音频输入口1、2、3，若干放大器、录音前置处理器、教师耳机、教师话筒及功率放大器组成；它们之间连接的逻辑关系为来自学生话筒放大器的信号经前置放大器进入功率放大电路，功放后的信号经开关K5分两路输出；一路输出给教师耳机，另一路输出给对讲端；三个音频输入口1、2、3经三个放大器分别与开关K1、K2、K3连接，经开关K1、K2、K3选通送往教师耳机和驱动电路，并经驱动电路送往学生D/A板；其中一音频输入口经放大器输出的信号还送给录音前置处理器，再经录音前置处理器送往录音板的音频输入接口。
2．如权利要求1所述的数字语言教学系统；其特征在于所述的主服务器中的地址产生器主要由时序逻辑电路、数据暂存器、加减计数器、24位总线驱动器、输出锁存器、功能暂存器、功能锁存器及功能译码器等组成；它们之间连接的逻辑关系为由时钟总线来的12位时钟信号，高6位进入数据暂存器的输入端A2-A7及功能暂存器的输入端A0-A5，作为学生机存储地址；数据暂存器的A0，A1定义为00时正常放音地址；01时设置起始地址；10时设置长度；11时重复位置；即每个学生机有4个存储单元；时钟信号的低6位进入时序逻辑电路，用作产生各种控制信号；数据暂存器和功能暂存器在电路连接上采用并联方式，在数据暂存器操作时，功能暂存器也一同被操作；但写入或读出的数据何时有效，取决于功能锁存器的置入脉冲CP和功能译码器的三态控制端信号EN；学生机键盘扫描过程高6位时钟信号作为学生键盘的位选信号，它每跳变一次，选择一个学生机键盘；被选中的学生机的键盘信号送往时序逻辑电路的输入端和功能译码器；加减计数器由6片可预置加减计数器担任，它完成24位数据的加减、清除功能；当高6位时钟跳变时，键盘指令相继改变，这时，时序逻辑电路根据不同的键盘指令，产生相应的控制信号和脉冲信号，这些信号包括A0，A1数据暂存器的低位地址，与A2-A7相配合，把每个学生机分为4个存储单元；OE数据暂存器和功能暂存器的三态端控制信号，读时为0，写时为1；WE数据暂存器和功能暂存器的写信号，“0”有效；CPD1可预置加减计数器减时钟信号，当执行减1时有效；CPU1可预置加减计数器加时钟信号，当执行加1时有效；CPD可预置加减计数器减时钟信号，当执行减16时有效；CPU可预置加减计数器加时钟信号，当执行加16时有效；PL可预置加减计数器的置入脉冲；CR清除脉冲；CP锁存器的锁存时钟；EN总线驱动器及功能译码器的三态控制端；时序逻辑电路将产生的数据暂存器的低位地址信号送往数据暂存器的A0端、A1端，将产生的三态端控制信号分别送往数据暂存器和功能暂存器的OE端，将产生的写信号分别送往数据暂存器和功能暂存器的WE端，将产生的减时钟信号分别送往各可预置加减计数器的CPD1端、CPD端，将产生的加时钟信号分别送往各可预置加减计数器的CPU1端、CPU端，将产生的置入脉冲信号送往可预置加减计数器的PL端，将产生的清除脉冲信号送往可预置加减计数器的CR端，将产生的三态端控制信号分别送往24位总线驱动器和功能译码器的EN端；上述功能暂存器、功能译码器的输出端都与功能锁存器的输入端连接；来自学生键盘接口的学生键盘指令经功能译码器译码成为控制信号再经功能存锁器分别送到显示处理器和数据处理器，来自时钟总线的12位时钟信号的高6位进入数据暂存器的输入端A2-A7，作为学生机存储地址，该地址数据经输出锁存器被送往地址总线，可预置加减计数器的输出端与24位总线驱动器的输入端连接；该24位总线驱动器的输出端Q0至Q23同时与数据暂存器和输出锁存器连接；所述的主服务器中的存储器及存储器管理器主要由主存储器、存储器管理器、行、列选择电路及64位双向总线驱动器组成；主存储器由两条72线内存条组成，它们之间连接的逻辑关系为由时钟总线来的12位时钟信号，其低6位进入存储器管理器，存储器管理器是一个组合逻辑电路，产生存储器所需的时序信号；其工作周期由时钟总线的低6位决定，即时钟低6位出现一个周期，它也工作一个周期；存储器管理器输入信号包括微机信号和录音信号REC；微机信号为预留电路信号，REC则在录音时出现低电平；当放音时，存储器管理器在时钟的控制下，相继出现存储器行选RAS，行、列地址选择信号R/C，它把地址总线来的24条地址线分为两个12条地址线作为存储器的行地址和列地址；存储器列选信号CAS、双向总线驱动器的三态端控制信号EN和数据方向信号DIR相继出现，将读出的数据送往数据总线；录音时，“REC”有效，存储器管理器在时钟的控制下相继出现行选信号RAS，行列地址选择信号R/C，存储器列选信号CAS、双向总线驱动器的三态端控制信号EC、数据方向信号DIR、写信号WE，将总线来的64位数据写入主存储器；存储器的刷新，采用隐刷新方式，即CAS超前RAS的刷新方式，刷新时EN=1，即关闭总线；所述的主服务器中的数据处理器主要由时序产生器、读写地址产生器、并串转换器、数据暂存器，数据锁存器、D/A地址锁存器及译码器组成；它们之间连接的逻辑关系为时序产生器的输入是来自时钟总线的12位时钟信号，它周期性地产生各部件所需的脉冲信号；即并串转换器的置入信号PL和串行时钟CLOK、总线驱动器的三态控制端EN、数据锁存器的触发脉冲CP及D/A板写信号的控制脉冲ST等信号；读写地址产生器负责数据暂存器的地址产生；它的高6位地址作为学生位地址，一路送往D/A地址锁存器，作为D/A转换器的地址；在数据暂存器读出时，CP脉冲上升沿将高6位地址置入D/A地址锁存器；另一路送往数据暂存器的输入端A3-A8，作为学生地址，而低3位地址送往地址暂存器的输入端A0-A2作为学生存储单元地址；并串转换器由8片并串转换器构成，它采用并联方式联接，组成8位并串转器，在触发脉冲CP和时钟信号CLOK的作用下，把数据总线来的64位数据变为8个8位串行数据；数据暂存器它负责学生数据的存储；它的地址由读写地址产生器提供；读写地址将暂存器分为512个存储单元，由64个学生机读写数据，每个学生有8个存储单元，用来存放经并串转换器来的8个8位数据；D/A地址锁存器，由8D触发器担任；译码器将来自D/A地址锁存器的6位D/A地址的高3位进行译码，当ST有效(高有效)时，译码器的输出端D/A转换器的写信号，被送往D/A板；数据锁存器负责将数据暂存器读出的数据进行锁存，并送往D/A板的D/A转换器数据输入端；数据处理器采用数据交叉分时复用方式，数据暂存器的地址分为基址(6位)和偏址(3位)，基址代表学生位，偏址代表学生8个8位数据中的某一个；写操作时，在时序产生器的控制下，数据总线每5.333μs送来一个学生的64位数据，并在这5.333μs内等间隔地并串转换为8个8位数据，依次写入该学生机地址所对应的数据暂存器单元；此时基址保持不变，而偏址改变一周；整个周期内(84×6.333μs)对64个学生机数据处理一次；暂存器基址也相应改变一周；读操作时，由于采样周期为42.667μs，此周期内需读取64个学生机的一个数据，送往D/A板，即(42.6667μs÷64)=0.667μs读取一个数据)，即64×0.667μs分别读取每个基址所对应的一个单元；在此过程中，偏址保持不变，基址相继出现一次；整个周期内(64×8×0.6667μs)对所有学生机的每个单元分别读取一次，并送往D/A转换板；相应地其偏址改变一周；在读数据过程中，每读出一个学生单元数据，相对应的基址被锁存，作D/A板的D/A转换器的地址和写脉冲，与数据一并送往D/A板的D/A转换器；所述的主服务器中的显示处理器主要由时序逻辑电路、比较器、计数器、11位地址锁存器，二进制十进制变换器、显示数据锁存器、显示地址锁存器和3/8线译码器及两个与门组成；它们之间连接的逻辑关系为；由时钟总线来的12位时钟信号，低6位进入时序逻辑电路，产生①主控制台所需的串行时钟脉冲信号Q3②主控制台所需的置入脉冲信号Q4③显示数据锁存器、显示地址锁存器及地址锁存器所需的脉冲信号Q1及Q2；高6位进入比较器的A0-A5，作为比较器A的输入；计数器由时钟总线的最高位H11作为计数脉冲，进行加计数，它输出的6位数据一路通往显示地址锁存器作为学生显示地址信号，另一路进入比较器的输入端B0-B5作为比较器B的输入信号，当A=B时，比较器的A=B输出口出现高电平，与时序逻辑电路的输出信号Q1相与作为地址锁存器的置入脉冲CP，把来自地址总线的高11位地址锁存；这11位地址作为二进制十进制变换器的地址，经延时，被转换的数据出现在二进制十进制转换器的输出口上，此时，逻辑电路的输出端Q2出现高电平与比较器A=B相与做为显示数据锁存器和显示地址锁存器的触发脉冲；到此一个学生的数据转换完成；同时来自主控制台的对讲信号也经地址锁存器及显示数据锁存器一并被锁存并送往学生显示接口电路；下一个周期，即H11第二个周期到来时，重复执行；所述的主服务器中的时钟产生器主要由晶体振荡电路及12位分频器组成；晶体振荡器由反向器U1.1、U1.2、R1、C及晶体组成，它的周期由晶体决定；12位分频器由可预置计数器担任，它将晶体振荡器输出的信号分频，成为各种处理器等所用12位时钟信号送往时钟总线；它的低6位作各电路产生时序用，而高6位作为学生位信号；所述的主服务器中的录音板主要由隔离变压器、低通滤波器、A/D转换器、串并转换器及时序逻辑电路组成；它们之间连接的逻辑关系为从主控制台来的音频信号经隔离变压器、低通滤波器，进入A/D转换器进行模数转换，转换出的8位数据经8个串并转换器，成为64位数据，送往数据总线；A/D转换器及串并转换器的各种控制信号，是由时钟总线来的12位时钟信号及地址产生器来的录音信号“REC”经逻辑组合来产生；录音时，“录音信号REC”有效，时序电路开始工作，首先使写准备信号WE/EDY有效，A/D转换器开始采样和转换；将模拟信号变为8位数字信号，经延时，串并转换器的串行置入端CK有效，将8位数据串行输入到8个串并转换器，之后由于采样周期为42.667μs，则再经42.667μs延时出现第二次转换及串入，当经8次转换后，置入信号PL有效，将8个串并转换器的数据一同置入数据总线上，此时串并转换器的三态门被打开(即EN有效)，一个转换周期被完成。
全文摘要
一种数字语言教学系统,主要由多个学生机、主服务器、学生D/A转换及接口电路、学生显示及键盘接口电路、主控制台、模拟板组成,主服务器包括有地址产生器、存储器、存储器管理器、数据处理器、显示处理器、录音板、时钟产生器,本系统由主服务器产生时钟信号、地址信号、数据信号等控制信号,控制整个系统的工作;不使用微处理器芯片,造价相对低廉,易于推广,本系统由于不使用磁带、磁头及机械装置,因此寿命长、体积小、耗电少。
文档编号G06F19/00GK1285575SQ9911168
公开日2001年2月28日 申请日期1999年8月24日 优先权日1999年8月24日
发明者姚新 申请人:姚新, 付常明