专利名称：总线高频信号的时序检测电路及方法
技术领域：
本发明涉及一种高频信号时序检测技术，特别是一种用以量测电脑高速总线高频信号的时序检测电路及方法。
在电脑系统中，中央处理单元与周边元件间都是通过总线(Bus)进行数据传输、控制目的的。随着电脑技术的发展，使得总线的时序信号传输得越来越快。在传统的时序信号量测技术中，一般都是利用示波器来量取总线上的信号，再计算出总线上信号的时序参数，例如周期时间(Cycle Time)、设立时间(Set-up Time)、保持时间(Hold Time)、脉冲宽度(Pulse Width)等，以量测出总线上的时序信号是否符合总线规格中所规定的各项参数标准。
然而，此种以示波器来量取总线时序信号的方式，相当耗费量测人员的时间，且当电脑系统的总线速度变得更快时，传统的量测技术已不够使用。再者，传统方法以示波器直接量测的方式，并不适用于大量产品的测试。
本发明的主要目的在于提供一种检测效率高的总线高频信号时序检测电路，以缩短检测时间。
本发明的另一目的在于提供一种检测效率高的总线高频信号时序检测方法。
为达到上述目的本发明采取如下措施本发明的一种总线高频信号的时序检测电路，其特征在于，包括数个具有不同延迟时间单位的延迟电路，分别连接目标总线；数个取样与保持电路，一对一连接延迟电路；数个模拟至数字转换器，一对一连接取样与保持电路；数个锁栓器，一对一连接模拟至数字转换器；
数个存储器缓冲器，一对一连接锁栓器，并分别连接系统总线接口；一存储器控制逻辑电路，分别连接存储器缓冲器及系统总线接口。
其中，所述总线接口为PCI总线。
其中，所述总线接口为ISA总线。
本发明的一种总线高频信号的时序检测方法，其特征在于，包括包括下列步骤(a)．接收目标总线的目标信号；(b)．将目标信号进行分散延迟处理，以产生数个具有不同时间单位的延迟信号；(c)．分别对延迟信号进行取样与保持；(d)．分别将取样的信号转换成数字信号；(e)．分别栓锁数字信号；(f)．分别将栓锁的数字信号存入一存储器缓冲器内；(g)．判别存入至存储器缓冲器内的数据是否已达到一预定数据量；(h)．当数据已达预定数据量时，即停止数据载入；(i)．读取存储器缓冲器内的数据，并将该数据存入电脑系统的主存储器内；(j)．判断数据是否符合目标总线的时序规格。
其中，所述步骤i之后，还包括下列步骤(i1)．将存入电脑系统主存储器内的数据予以格式化；(i2)．将格式化的数据转换成相对应的逻辑状态信号；(i3)．判断该逻辑状态信号是否符合目标总线的时序规格。
其中，所述步骤j之后，还包括有一报告错误信号的步骤。
本发明的总线高频信号的时序检测电路，主要是作为高频信号的数据拾取接口用，负责将目标总线上的高频信号进行接收、取样、并产生适当的数据型式，经由适当的总线接口，再传送到主电脑内。软件控制程序储存在主电脑内，当软件控制程序中的中断服务处理程序接收到由检测电路所送入的中断请求信号之后，即启动时序规则检验程序，以检测目标总线的信号时序是否符合该总线的时序规格。
该电路包括有数个延迟电路，每个延迟电路具有不同的延迟时间单位，以对目标信号进行不同时间单位的延迟处理，并分别输出延迟过的信号，此延迟过的信号顺序经过取样与保持电路、模拟至数字转换器、锁栓器之后，在一存储器控制逻辑电路的控制下，控制将锁栓器所输出的数据载入至存储器缓冲器中，且当检测到该存储器缓冲器中的数据量达一预定数据量时，即停止存入数据至存储器缓冲器中，并通过一总线接口送出一中断请求信号至主电脑的中央处理器，再由主电脑检验该目标总线的目标信号是否符合总线的预定时序规格。
结合附图及实施例对本发明的具体结构特征详细说明如下附图的简单说明
图1本发明总线高频信号时序检测电路结合于电脑系统的简略示意图；图2本发明检测电路实施例的电路方块图；图3本发明检测电路的软件控制程序的示意；图4本发明检测电路的控制流程图。
本发明的总线高频信号的时序检测系统，包括一检测电路与一控制程序。其中，检测电路主要用于高频信号的数据拾取，作为接口用，负责将目标总线上的高频信号进行接收、取样、并产生适当的数据型式，经由适当的总线接口，再传送到主电脑内。控制程序存在于主电脑内，当控制程序中的中断服务处理程序接收到由检测电路所送入的中断请求信号后，即启动时序规则检验程序，以检测目标总线的信号时序是否符合于该总线的时序规格。
如图1所示，其为本发明总线高频信号的时序检测电路结合在电脑系统的简略示意图。电脑系统主要包括一中央处理器1、一局部总线2、一主存储器3、一总线桥接器4(例如一PCI桥接器或ISA桥接器)、一PCI/ISA总线5。其中局部总线2包括有现有数据总线、地址总线及控制总线，而PCI/ISA总线5表示总线可为一PCI(PeripheralComponent Interface，周边装置接口)总线或ISA(IndustrialStandard Architecture，工业标准结构)总线。
本发明的检测电路6可以接口卡形式或其它形式连接于电脑系统的PCI/ISA总线5上。而检测电路6的输入端则连接在一待测目标总线7(Target Bus)。为了简化说明，在图中仅表示出检测电路6只拾取目标总线7中之一个目标信号，作为一实施例说明。
如图2所示，其为本发明检测电路的方块图，其主要包括有数个延迟电路61a、61b、61c...61n(Delay Circuit)；数个取样与保持电路62a、62b、62c...62n(Sampling and Holding Circuit)；数个模拟至数字转换器63a、63b、63c...63n(Analog to DigitalConverter)；数个锁栓器64a、64b、64c...64n(Latch Circuit)；数个存储器缓冲器65a、65b、65c...65n(Memory Buffer)；一存储器控制逻辑电路66(Memory Control Logic Circuit)；以及一总线接口67(Bus Interface)。
由图2可知，每一个延迟电路61a、61b、61c...61n的输入端同时接收目标总线7的同一目标信号。延迟电路61a、61b、61c...61n的功能用以将目标信号进行不同时间单位的延迟处理，并分别输出延迟过的信号。例如第一个延迟电路61a将目标信号延迟一个时间单位t；第二个延迟电路61b将目标信号延迟二个时间单位2t；第三个延迟电路61c将目标信号延迟三个时间单位3t，依此类推。因此，目标信号经过不同的延迟电路后，可将目标信号分散，形成数个具不同延迟时间的输出信号。
取样与保持电路62a、62b、62c...62n是一对一地连接对应的延迟电路61a、61b、61c...61n，以将对应的延迟电路所输出的延迟过的信号，进行取样与保持处理。模拟至数字转换器63a、63b、63c...63n的输入端亦一对一连接取样与保持电路62a、62b、62c...62n的输出端。因此，延迟的目标信号经过取样与保持电路62a、62b、62c...62n之后，接着由模拟至数字转换器63a、63b、63c...63n将取样与保持电路62a、62b、62c...62n所输出的模拟信号转换成数字信号，并送至锁栓器64a、64b、64c...64n进行数据锁栓处理。
存储器缓冲器65a、65b、65c...65n的输入端亦为一对一连接锁栓器64a、64b、64c...64n的输出端，以将对应的锁栓器所锁栓的信号予以储存。一存储器控制逻辑电路66用以控制将锁栓器64a、64b、64c...64n所输出的数据分别载入至存储器缓冲器65a、65b、65c...65n中，且当检测到该存储器缓冲器65a、65b、65c...65n中之数据贮存达一预定数据量时，即停止拾取数据至存储器缓冲器65a、65b、65c...65n中，并通过该总线接口67送出一中断请求信号IRQ至主电脑之中央处理器1(同时参阅图一所示)，再由该主电脑启动软体控制程序检测该目标总线7之时序信号是否符合于预定之总线时序规格。
如图3所示，其为本发明检测电路控制程序的方块示意图，该控制程序包括中断服务处理程序81及时序规则检验程序82，其中中断服务处理程序81负责处理由如图2所示检测电路所发出的中断请求，并可由检测电路的存储器缓冲器中拾取数据，再汇整所拾取到的数据，最后产生逻辑状态信号。而时序规则检验程序82则负责检验所拾取的数据是否符合该总线的时序规格。
如图4所示，其为本发明的控制流程图。以下将配合图1、2所示的电路，对本发明的控制流程说明如下。
首先，在步骤101中，由图2所示的检测电路接收目标总线目标信号。进一步，在步骤102中，将接收到的目标信号进行分散处理，亦即利用检测电路中不同的延迟电路61a、61b、61c...61n将目标信号进行不同时间单位的延迟处理，以形成数个延迟信号，并输出，再于步骤103中，由相对应的取样与保持电路62a、62a、62c...62n对延迟后的信号，进行取样并保持。
在步骤104中，利用相对应的模拟至数字转换器63a、63b、63c...63n，将所取样到的模拟信号转换成数字式数据，再于步骤105中，由对应的锁栓器64a、64b、64c...64n进行数据锁栓。
在存储器控制逻辑电路66的控制下，在步骤106中，将不同通道的数据存到对应的存储器缓冲器65a、65b、65c...65n中。接着，在步骤107中判断存储器缓冲器65a、65b、65c...65n内所存放的数据是否达到某一预定数据量 如果结果为否的话，即重覆步骤107的数据量判断步骤。而若步骤107中的判断结果为是，则存储器控制逻辑电路66即控制数据停止存入至存储器缓冲器内(步骤108)。此时，在步骤109中，由存储器控制逻辑电路66发出一中断请求信号IRQ，此中断请求信号IRQ可通过总线接口67、PCI/ISA总线5而传送至图1所示的中央处理器1。
步骤110中，当主电脑的中央处理器收到中断请求信号IRQ后，即将存储器缓冲器的数据予以读取、汇整，并予以格式化，并将此格式化的数据存入主存储器3内。此格式化的数据在步骤111中，被转换成相对应的逻辑状态信号。
此时，在步骤112中，即可启动时序规则检验程序，以对逻辑状态信号进行检验。步骤113中，判断逻辑状态信号是否符合预定目标总线的时序规格。若结果为是的话，则回到步骤101中，对下一个目标信号进行检验。若结果为否，则在步骤114中，显示例如周期时间、时序参数、数据等相关的错误信息。
与现有技术相比，本发明具有如下效果综上所述可知，利用本发明的高频信号时序检测电路与方法，能对高速总线上的目标信号，依据预定的总线时序规则，检测出目标总线是否符合这些时序规则。可以提高检测效率，并缩短检测时间。在应用方面，本发明可以轻易搭配自动化生产线的运作，而达到自动检测的功能。
以上叙述是借实施例来说明本发明的结构特征及方法特征，并非用于限制本发明的保护范围。
权利要求
1．一种总线高频信号的时序检测电路，其特征在于，包括数个具有不同延迟时间单位的延迟电路，分别连接目标总线数个取样与保持电路，一对一连接延迟电路；数个模拟至数字转换器，一对一连接取样与保持电路；数个锁栓器，一对一连接模拟至数字转换器；数个存储器缓冲器，一对一连接锁栓器，并分别连接系统总线接口；一存储器控制逻辑电路，分别连接存储器缓冲器及系统总线接口。
2．根据权利要求1所述的检测电路，其特征在于，所述总线接口为PCI总线。
3．根据权利要求1所述的检测电路，其特征在于，所述总线接口为ISA总线。
4．一种总线高频信号的时序检测方法，其特征在于，包括下列步骤(a)．接收目标总线的目标信号；(b)．将目标信号进行分散延迟处理，以产生数个具有不同时间单位的延迟信号；(c)．分别对延迟信号进行取样与保持；(d)分别将取样的信号转换成数字信号；(e)．分别栓锁数字信号；(f)．分别将栓锁的数字信号存入一存储器缓冲器内；(g)．判别存入至存储器缓冲器内的数据是否已达到一预定数据量；(h)．当数据已达预定数据量时，即停止数据载入；(i)．读取存储器缓冲器内的数据，并将该数据存入电脑系统的主存储器内；(j)．判断数据是否符合目标总线的时序规格。
5．根据权利要求4所述的检测方法，其特征在于，所述步骤i之后，还包括下列步骤(i1)．将存入电脑系统主存储器内的数据予以格式化；(i2)．将格式化的数据转换成相对应的逻辑状态信号；(i3)．判断该逻辑状态信号是否符合目标总线的时序规格。
6．根据权利要求4所述的检测方法，其特征在于，所述步骤j之后，还包括有一报告错误信号的步骤。
全文摘要
一种总线高频信号的时序检测电路及方法,本电路包括依次连接的数个延迟电路、数个取样与保持电路、数个模拟/数字转换器、数个锁栓器、数个存储器缓冲器;存储器缓冲器分别连接总线接口;一存储器控制逻辑电路,分别连接存储器缓冲器及总线接口。本方法的步骤:目标信号经过延迟电路、取样与保持、模拟/数字转换、锁栓器之后,存入存储器缓冲器内,并将数据存入电脑内,最后判断逻辑状态信号是否符合目标总线的时序规格。本发明可以提高检测效率。
文档编号G06F11/00GK1298151SQ9912511
公开日2001年6月6日 申请日期1999年11月25日 优先权日1999年11月25日
发明者蔡俊男 申请人:神达电脑股份有限公司