专利名称：Hpi总线时序电路的制作方法
技术领域：
本实用新型涉及一种基于ARM访问TI公司DSP的HPI接口的电路。
背景技术：
HPI (Host-Post Interface)接口是DSP与主机相连接的一个并行通 信口，是构建主从式系统，实现主机与从机通信的重要接口。 主机通过HPI可以访问DSP内全部的存储空间及地址空间映射的外设，进 而控制DSP，实现数据交换。TI公司的TMS320C2000、 TMS320C5000、 TMS320C6000等系列DSP都具有HPI接口，不同的是，但DSP的HPI接口有 8位、16位、32位之分。当它与嵌入式系统中的ARM处理器(如ARM7或者 ARM9)连接时，利用ARM核内部有一个将8位或16位数据组合成32位宽 的机制，可以一次性的读取32位的数据，由于DSP的HPI接口的确定(如 8位、16位)，使总线的吞吐能力较小。
实用新型内容
本实用新型的目的在于提供一种HPI总线时序电路，该电路能将TI DSP 的8位或者16位宽HPI接口，作为32位宽HPI接口来操作，提高总线的 吞吐能力。
本实用新型提供的HPI总线时序电路包括ARM主机处理器的CS信号引 脚、低位地址线引脚，DSP数字处理器的HCS引脚，其特征在于ARM主机处 理器与DSP数字处理器之间增加了一个电路，该电路含有一个RC延时电路、 一个反相器、上升电平提取电路，所述RC电路
与反相器连接，所述上升电平提取电路有三个输入端，其中一个与所述低 位地址线引脚连接， 一个与反相器连接， 一个与所述CS信号引脚连接，上 升电平提取电路的输出端与所述HCS引脚连接；所述上升电平提取电路由一个与门和一个或门串联而成或者所述上升电平提取电路由两个与非门和
一个非门组成，上升电平提取电路通过其非门与所述cs信号引脚连接，通
过其末端的与非门输出端与所述HCS引脚连接。
本实用新型充分利用了 ARM内部有一个将8位或16位数据组合成32 位宽的机制，可以一次性的读取32位数据的这一特性，修改了HPI接口的 信号特性，可以硬件上实现数据的组合，无论是8位或者16位宽HPI接口， 都可以抽象成32位宽HPI接口来操作，提高了总线的吞吐能力，可以省去 软件上的数据高低位重组的操作。
图1是本实用新型实施方式一的电路图。 图2是本实用新型用于16位宽HPI接口的通讯电路图。 图3是16位接口的HPI读时序。 图4是LPC2220访问外部存储器的时序图。 图5是本实用新型用于16位宽HPI接口 HCS信号的编码时序图。 图6是本实用新型用于8位宽HPI接口的通讯电路图。 图7是本实用新型实施方式二的电路图。
具体实施方式
实施方式一参见图1-图5，这是本实用新型用于16位宽HPI接口的
实例。.
从图1和图2可以看出本实用新型HPI总线时序电路包括ARM主机处 理器的CS信号引脚、低位地址线引脚A1， DSP数字处理器的HCS引脚，在 ARM主机处理器与DSP数字处理器之间增加了一个电路，该电路含有一个 RC延时电路、 一个反相器7404、上升电平提取电路，其中上升电平提取电 路由一个与门7408和一个或门7432串联而成，
低位地址线引脚Al与RC延时电路中的电阻R连接，同时跟与门7408的一 个输入端连接，与门7408的另一输入端与所述反相器连接，与门7408的 输出端与或门7432的一个输入端连接，或门7432的另一输入端与所述ARM
4主机处理器的CS信号引脚连接，或门7432的输出端作为上升电平提取电 路的输出端与所述DSP数字处理器的HCS引脚连接。
16位宽HPI接口的读时序如图3所示，ARM以LPC2220为例访问外部存 储器的时序如图4所示。本实用新型用于16位宽HPI接口 HCS信号的编码 时序如图5所示，把HPI接口设备映象为ARM的外部存储器，通过设置 LPC2220的存储器组配置寄存器，设置外部存储器为16位宽，在ARM指令 中，如果要读取或写入32位宽的数据，则会延长OE信号和CS信号的宽度， 同时低位地址线Al、 AO的状态不断变化，根据他们的变化，产生出符合 图3的HCS波形。利用RC阻容网络的延时特性把CS信号的中间部分拉高 一次，调整RC网络的参数，把Al信号上升沿延时100ns后的信号为A1，， 则通过门电路令HCS《Sl (A1& A1')，可以实现把ARM的CS信号从中间拉高 一次(即两次有效)， 一旦HCS低电平有效，DSP则将准备好的数据放在数 据总线上，通过ARM读取。在两次16位的读或写操作中，DSP根据HHWIL 的状态判断所传输的是第一个半字还是第二个半字，因此令HHWIL二A1。
当HPI接口的位宽是8位时，参见图6，可以看出本实用新型所述电阻 R的输入端应与所述低位地址线引脚A0连接，并且利用RC阻容网络的延时 特性把CS信号的中间部分拉高3次，调整RC网络的参数，把A0信号上升 沿延时100ns后的信号为A0，，则通过门电路令HCS《Sl (A0& A0，)，可以 实现把ARM的CS信号从中间拉高三次(即四次有效)， 一旦HCS低电平有 效，DSP则将准备好的数据放在数据总线上，通过ARM读取。在四次8位的 读或写操作中，DSP根据HHWIL的状态判断所传输的是第一个半字还是第二 个半字，因此令HHWIL二AO。
实施方式二参见图7。
从图7可以看出该图是图1的一个等效图，其中上升电平提取电路由 两个与非门7400和一个非门7404组成，其一个与非门7400的两个输入端 中一个接ARM的AO脚， 一个接反相器，它的输出端接另一个与非门7400 的一个输入脚，这个与非门7400的另一输入脚接ARM的CS信号引脚，其输出脚接DSP数字处理器的HCS引脚。本实用方式只需要7400和7404两 种芯片即可，其电路与实施方式一是等效的。
本新型实用对于ARM的软件操作有一个限制，就是每个32位宽数据的 起始地址必须是0、 4、 8、 C，以保证正确的A0/A1波形。
本新型实用为ARM与DSP之间的通讯搭起了一条快速的通道，减小了 通讯对ARM处理器的占用，能将8位或者16位宽HPI接口，作为32位宽 HPI接口来操作，提高了总线的吞吐能力。
权利要求1、一种HPI总线时序电路，包括ARM主机处理器的CS信号引脚、低位地址线引脚，DSP数字处理器的HCS引脚，其特征在于ARM主机处理器与DSP数字处理器之间增加了一个电路，该电路含有一个RC延时电路、一个反相器、上升电平提取电路，所述RC电路与反相器连接，所述上升电平提取电路有三个输入端，其中一个与所述低位地址线引脚连接，一个与反相器连接，一个与所述CS信号引脚连接，上升电平提取电路的输出端与所述HCS引脚连接；所述上升电平提取电路由一个与门和一个或门串联而成或者所述上升电平提取电路由两个与非门和一个非门组成，上升电平提取电路通过其非门与所述CS信号引脚连接，通过其末端的与非门输出端与所述HCS引脚连接。
专利摘要本实用新型公开了一种HPI总线时序电路包括ARM主机处理器的CS信号引脚、低位地址线引脚，DSP数字处理器的HCS引脚，其特征在于ARM主机处理器与DSP数字处理器之间增加了一个电路，该电路含有一个RC延时电路、一个反相器、上升电平提取电路，所述RC电路与反相器连接，所述上升电平提取电路有三个输入端，其中一个与所述低位地址线引脚连接，一个与反相器连接，一个与所述CS信号引脚连接，上升电平提取电路的输出端与所述HCS引脚连接；所述上升电平提取电路由一个与门和一个或门串联而成或者所述上升电平提取电路由两个与非门和一个非门组成，上升电平提取电路通过其非门与所述CS信号引脚连接，通过其末端的与非门输出端与所述HCS引脚连接。本实用新型能将8位或者16位宽HPI接口，抽象成32位宽HPI接口来操作，提高了总线的吞吐能力。
文档编号G06F13/40GK201315062SQ200820210980
公开日2009年9月23日 申请日期2008年12月17日 优先权日2008年12月17日
发明者刘铁军, 李中秀, 段义隆, 沈和堂 申请人:长沙威胜能源产业技术有限公司